SU1553977A1

SU1553977A1 - Устройство дл контрол последовательностей импульсов

Info

Publication number: SU1553977A1
Application number: SU884423428A
Authority: SU
Inventors: Сергей Васильевич Суярко; Вячеслав Сергеевич Харченко; Григорий Николаевич Тимонькин; Сергей Николаевич Ткаченко; Сергей Феофанович Тюрин; Олег Афанасьевич Тищенко
Original assignee: Украинский Государственный Проектно-Технологический И Экспериментальный Институт "Укроргстанкинпром"
Priority date: 1988-05-10
Filing date: 1988-05-10
Publication date: 1990-03-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в ЭВМ. Отличительной особенностью устройства вл етс то, что оно обеспечивает контроль импульсных последовательностей, представл ющих собой произвольные последовательности изменени уровней логических сигналов, в том числе и перекрывающихс последовательностей. Целью изобретени вл етс расширение функциональных возможностей за счет обеспечени контрол перекрывающихс последвательностей импульсов. Поставленна цель достигаетс за счет введени элемента 6 задержки, элемента ИЛИ 7, одновибраторов 8.1...8.2N, блока 2 сравнени . 2 ил.

Description

ел ел

со

vj

J

Изобретение относитс к вычисли- (тельной технике и может быть использовано в ЭВМ.

Целью изобретени вл етс расширение функциональных возможностей за счет обеспечени контрол перекрывающихс последовательностей импульсов.

На фиг.1 приведена функциональна схема устройства; на фиг.2 - времен- ные диаграммы функционировани .

Устройство содержит блок 1 посто нной пам ти, блок 2 сравнени , сумматор 3, счетчик Ц, регистр 5, эле- мент 6 задержки, элемент ИЛИ 7, труп- jny одновибраторов 801-8.2п, нечетные |из которой 8.1-8.2п-1 реагируют на пе редний фронт импульса, а четные j8.2-8.2n - на задний фронт импульса, входы 9.1-9-п контролируемых последо- вательностей, входы 10 задани начальных условий устройства, синхро- вход 11 разрешени записи, выход 12

|С6ОЯ.

Устройство работает следующим об- разом.

Вначале производитс настройка устройства на контроль заданий импульсной последовательности. При этом на входах 10 устройства устанав- ливаетс начальный адрес блока 1 посто нной пам ти, после которого аписана эталонна последователь- i. ность, а по импульсу на входе 11 разрешени записи устройства информаци с входов 10 заноситс в регистр 5. В исходном состо нии счетчик сброшен в нулевое состо ние, поэтому на выходе сумматора 3 также устанавливаетс начальный адрес блока 1 посто нной пам ти, после которого записана эталонна последовательность. При изменении уровней логических сиг1алов на входах 9 устройства срабатывают соответствующие нечетные (при изменении уровн с О на 1) или четные (при изменении уровн 1 на О) одновибраторы из группы одновибраторов 8.1-8.2п. Так, например, при изменении уровн логического сигнала с О на 1 на входе 9.1 группы 9 устройства срабатывает одновибратор 8.1 (см. фиг.2), при том же изменени на входе 9.2 (не показан на фиг.1) срабатывает одновибратор 8.3 (не показан на фиг.1) и т.д„ При измене- нии уровн логического сигнала с 1 на О на входе 9«1 группы 9 устройства срабатывает одновибратор 8.2,

5

0

5

0

при том же изменении на входе 9.2 (не показан на Фиг.1) срабатывает одновибратор 8. 4 (не показан на фиг.1) и т.д. Выходные сигналы пар нечетный - четный одновибратор (8.1-8.2; ... 8.2п-1-8.2п) из группы одновибраторов логически суммируютс на элементе ИЛИ 7 о Поэтому изменение логических уровней на любом из входов 9 приводит к тому, что измен етс по переднему фронту сигнала на выходе элемента ИЛИ 7 состо ние счетчика k. Это приводит к тому, что на выходе сумматора 3, суммирующего сигналы с выходов счетчика Ц и регистра 5, устанавливаетс адрес следующей чейки блока 1 посто нной пам ти„ Так, например, при первом возбуждении выхода элемента ИЛИ 7 (см. фиг„2) в соответствии с изменением сигнала на входе 8.1 информационных входов 8 устройства на выходе блока 1 посто нной пам ти уста навливаетс эталонный сигнал 10...0. Этот эталонный сигнал поступает на первую группу входов блока 2 сравнени , на вторую группу входов которого поступают сигналы с входов 9 устройства , но само сравнение происходит после срабатывани элемента 6 задержки , выход которого стробирует блок 2 сравнени . Тем самым исключаетс ложное срабатывание блока 2 сравнени в переходных процессах. Таким образом, по импульсу на выходе элемента 6 задержки блок 2 сравнени сравнивает эталонное значение 10 .„. О с реальным набором сигналов на информационных входах 9 устройства, так как они равны, то выход 12 устройства (выход неравенства блока 2 сравнени ) не будет возбужден. При следующем изменении уровней логических сигналов на информационных входах 9 устройства вновь возникает импульс на выходе элемента ИЛИ 7, измен етс состо ние счетчика А и на выходе блока 1 пам ти устанавливаетс очередной эталонный сигнал 10...1, по импульсу на выходе элемента 6 задержки происходит сравнение этого сигнала с реальным набором сигналов на информационных входах 9 устройства, так как они равны, то выход 12 устройства не будет возбужден. При очередном изменении состо ни входов 9 устройства из блока 1 посто нной пам ти считываетс очередной эталонный сигнал 11... 1 и так далее, при

каждом изменении уровней логических сигналов на информационных входах производитс сравнение этих наборов с эталонными, т.е0 производитс контроль импульсных последовательностей.

При возникновении ложного сигнала, например, на разр де 9.1 информационных входов 9 устройства по соответствующему импульсу на выходе элемента 6 за/Гержки в результате несравнени сигналов 01....1 (эталонный сигнал) и 11.... 1 (реальный набор сигналов) возбуждаютс выход блока 2 сравнени и выход 12 устройства, свидетельству- ющий о наличии ложного набора сигналов в импульсной последовательности, поступающей на входы 9 устройства.

При необходимости контрол другой последовательности импульсов в ре- гистр 5 записываетс начальный адрес блока 1 посто нной пам ти, по которому записана перва команда требуемой эталонной последовательности.

Claims

Формула изобретени

Устройство дл контрол последовательностей импульсов, содержащее блок посто нной пам ти, счетчик и регистр, причем информационные входы регистра вл ютс входами задани начальных условий устройства, вход разрешени записи регистра вл етс синхровходом

устройства, отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет обеспечени контрол перекрывающихс последовательностей импульсов, в него введены сумматор, блок сравнени , элемент задержки, элемент ИЛИ и группа из 2п одновибраторов (где п - число контролируемых последовательностей , причем перва группа информационных входов блока сравнени соединена с группой выходов блока пам ти, втора группа информационных входов блока сравнени вл етс группой входов -контролируемых последовательностей устройства, стробирующий вход блока сравнени соединен с выходом элемента задержки, выход блока сравнени вл етс выходом сбо устройства , группа выходов регистра соединена с первой группой входов сумматора , втора группа входов которого соединена с группой разр дных выходов счетчика, выходы сумматора соединены с адресными входами блока посто нной пам ти, входы (21-1)-го и 21-го одно- вибраторов Ј ...(2п-1),п группы соединены с 1-м входом контролируемой последовательности устройства, выходы одновибраторов соединены с входами элемента ИЛИ, выход которого соединен со счетным входом счетчика и входом

элемента задержки.

i

Фиг.2