SU1487048A1 - Уctpoйctbo для kohtpoля блokob цифpoboй oбpaбotkи cигhaлob - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано в информационных вычислительных системах реального времени, обеспечивающих высокую достоверность результатов обработки,

Цель изобретения - расширение области применения путем обеспечения непрерывного функционального контроля. блоков цифровой обработки сигналов.

На фиг.. 1 представлена функциональная схема устройства для контроля блоков цифровой обработки сигналов} на фиг. 2 - 5 - схемы аналогового генератора тестовых сигналов, коммутатора, блока микропрограммного управления и блока цифровой обработки сигналов соответственно; на фиг. 6 2 менетше в информационных вычислительных системах реального времени, обеспечивающих высокую достоверность результатов обработки. Цель изобретения - расширение области применения за счет обеспечения непрерывного функционального контроля блоков цифровой обработки сигналов. В устройство, содержащее генератор тестовых сигналов, коммутатор, блок сравнения и блок памяти эталонов, введены генератор тактовых сигналов, блок микропрограммного управления, аналогоцифровой преобразователь, триггер регистрации состояния, блок элементов И и триггер блокировки. 1 з.п. ф-лы, с 6 ил. . ~ временные диаграммы работы устройства.

В состав устройства входят (фиг.1) аналоговый генератор 1 тестовых сигналов, коммутатор 2, блок 3 обработки сигналов, блок 4 сравнения, блок 5 микропрограммного управления, блок 6 памяти эталонов, генератор 7 тактовых импульсов, триггер 8 регистра.ции состояния, блок 9 элементов И, (триггер 10 блокировки, аналого-цифровой преобразователь 11 и блок 12 цифровой обработки сигналов.

ЗЦ ,,, 1487048 >

Генератор 1 тестовых сигналов (фиг. 2) содержит генератор 13 тактовых импульсов, делители 14-1 - 14-к частоты, дешифратор 15, регистр 16, узлы 17-1 - 17-к элементов И, узел элементов ИЛИ и фильтр 19 нижних частот.

Коммутатор 2 (фиг. 3) образуют электронные ключи 20-1 и 20-2, триг- $ геры 21-1 и 21-2 и резистор 22.

Блок 5 (фиг, 4) содержит элемент И 23, дешифратор 24, накопитель 25. и регистр (счетчик) 26 адреса.

Блок 12 (фиг. 5) выполнен в виде блока 27 элементов задержки, регист|ра 28 , блоков 29 и 30 хранения константы (коэффициента), умножителей 31 и 32, сумматора 33, квадратора 34 и накапливающего сумматора 35. 15

В соответствии со схемой .на фиг,1 первый информационный вход коммутатора 2 является информационным входом устройства. Второй информационный вход коммутатора 2 соединен с выходом20 аналогового генератора 1 тестовых сигналов. Выход коммутатора 2 подключен к информационному входу блока 3 обработки сигналов, состоящего из г последовательно соединенных аналого- 25 цифрового преобразователя 11 и блока 12 цифровой обработки сигналов. Выход блока 3 связан с вторым информационным входом блока 4 сравнения и с информационным входом блока 9 элементов И, выход которого является информационным выходом устройства. Первый (инверсный) выход блока 4 сравнения соединен с единичным входом триггера 8, второй (прямой) выход блока 4 сравнения являетсяо индикационным выходом Верно” (признака сравнения) устройства. Выход генератора 7 тактовых импульсов подключен к тактовому входу блока 3 обработки сигналов и соединен с первым входом разрешения обращения блока 5 микропрограммного управления. Вход режима работы устройства связан с единичным входом старшего разряда регистра (счетчика) адреса блока 5 и нулевыми входами триггеров 8 и 10. Выход триггера 10 соединен с вторым входом разрешения обращения блока 5.и, кроме того, является вторым индикационным выходом Неверно (признака несравнения) устройства. Первый выход.блока 5 подключен к входу генератора 1 тестовых сигналов и к адресному входу блока 6, Второй выход блока 5 связан с управляющим входом коммутатора 2, Тре- ^5 тий, четвертый и пятый выходы блока 5 соединены соответственно, с управляющим входом блока 4 сравнения, входом разрешения обращения (считывания) блока 6 и единичным входом триггера 10, единичный выход которого связан с первым входом блока 9. Информационный выход блока 6 подключен к первому информационному входу блока 4.

Согласно фиг. 2 вход генератора 1 представляет собой группу входов, · подключенных к входам регистра 16 и предназначенных для приема параллельного парафазного двоичного кода номера частоты тестового сигнала. Выходы регистра 16 связаны с входами потенциального дешифратора 15, управляемого узлами 17-1 - 17-к элементов И, Выход генератора 13 связан с входом первого из к последовательно соединенных делителей 14-1 - 14-к часто'ты. Выход каждого делителя 14 подключен к информационному входу соответствующего узла 17 элементов И. Выход каждого узла 17 элементов И через узел 18 элементов ИЛИ подсоединен к входу фильтра 19 нижних частот, выход которого является выходом генератора 1. Дешифратор 15 в зависимости от поступившего на его входы кода номера частоты тестового сигнала вырабатывает на одном из своих выходов разрешающий потенциал, который, поступая на вход соответствующего узла 17, разрешает прохождение через него меандра с частотой .£ _с! = £ _гтн/'< дел'. » где £_гтц - частота сигнала, формируемого генератором 13; - общий коэффициент деления, определяемый делителями. Фильтр 19 нижних частот обеспечивает сглаживание прямоугольного сигнала, преобразуя его форму в синусоидальную или близкую к ней.

Согласно фиг. 3 первый и второй входы коммутатора 2 являются соответственно первым и вторым информационными входами и подключены к входам ключей 20-1 и 20-2 соответственно. В коммутаторе могут быть использованы двунаправленные ключи 564КТЗ, Выходы ключей связаны с резистором 22, являющимся нагрузкой, и с выходом коммутатора 2. Два КБ-триггера 21-1 и 21-2, первые и вторы входы которых соединены с первыми и вторыми управляемыми входами соответственно ключей 20—1 и 20-2, служат для запоминания кода, определяющего, какой из двух ключей должен быть включен.

Согласно фиг. 4 первый и второй входы элемента И 23 являются соответ— ственно первым и вторым входами разрешения обращения блока 5. Выход элемента И 23 соединен со стробирующим входом дешифратора 2, второй (инфор-| мационный) вход которого подключен к выходу регистра (счетчика) 26 адреса, содержащего базовую часть адреса (один разряд) для реализации режима работы (обработка реальных сигналов или контроль частотных характеристик блока цифровой обработки, включаемый по прерыванию, поступающему на единичный вход триггера базовой части регистра 26 адреса и сбрасываемый при установке регистра 26 в исходное состояние) и текущую часть адреса, работающую как счетчик адресов.

Первый выход блока 5 представляет собой первую группу выходов накопителя 25, служащих для передачи кода, определяющего номер тестового сигнала и адрес соответствующей ему ячейки блока 6 (фиг,1), в которой хранится эталонное значение результата обработки. Второй выход блока 5 представляет собой вторую группу выходов накопителя 25, служащих для передачи управляющего кода на коммутатор 2 (фиг. 1). Третий, четвертый и пятый .выходы накопителя являются соответстг венно третьим, четвертым и пятым выходами блока 5 и используются для выдачи соответственно разрешающего сигнала для блока 4 сравнения, сигнала считывания для блока 6 и сигнала разблокировки триггера 10 (фиг. 1). Шестой выход накопителя 25, соединенный с входом +1 регистра (счетчика) 26 адреса, служит для передачи сигнала, изменяющего на +1 содержимое регистра 26. Седьмой выход накопителя 25, соединенный с входом сброса регистра 26, предназначен для изменения адреса, определяющего номер выбираемой зоны адресов накопителя 25.

На фиг, 5 первый (информационный) вход блока 12 цифровой обработки соединен с первым (информационным) входом первого умножителя'31 и входом блока 27 элементов задержки, выход которого подключен к входу регистра 28, а выход последнего подключен к первому (информационному) входу второго умножителя 32. Выходы первого и второго умножителей связаны соответственно с первым и вторым входами сумматора 33, выход которого соединен с первым (информационным) входом квадратора 34. Вход накапливающего сумматора 35 подключен к выходу квадратора 34, а выход является выходом блока 12 цифровой обработки, второй вход блока 12 цифровой обработки, используемый для ввода тестирующих импульсов, соединен с вторыми (управляющими) входами обоих умножителей и квадратора 34. Третьи (информационные) входы умножителей 31 и 32 связаны· с выходами соответствующих блоков 29 и 30 хранения коэффициента.

Устройство работает следующим образой.

В исходном состоянии устройство находится в режиме Работа: информационный вход 1 утройства через коммутатор 2 подключен к входу 1 блока 3 [обработки сигналов, триггер 8 находится в исходном состоянии и на его выходе сформирован сигнал логического нуля, который, поступая на вход 3 блока 5, запрещает прохождение через элемент И 23 (фиг. 4) тактовых импульсов, поступающих на вход 1 блока 5 от генератора 7. Триггер 10 находится в исходном состоянии, при котором с его выхода на вход 1 блока 9 поступает сигнал логической единицы, разрешающий прохождение рег зультатов обработки с входа 2 блока 9 на информационный выход 1 устройства; на выходах 1 и 2 блока 4 сформированы сигналы логического нуля. Генератор 7 тактовых импульсов вырабатывает непрерывную последовательность тактовых импульсов, которые поступают на тактирующий вход 2 блока 3 и на вход 1 блока 5. Сигналы, формируемые генератором 1 тестовых сигналов, не влияют на функционирование устройства, находящегося в режиме Работа; на выходах блока 5 отсутствуют·управляющие сигналы.

В режиме Работа подлежащий обработке реальный аналоговый сигнал с информационного входа 1 устройства через коммутатор 2 поступает на вход' 1 блока 3, состоящего, например, из последовательно включенных аналог го-цифрового преобразователя 11 и блока 12 цифровой обработки, и после аналого-цифрового преобразования подвергается обработке, заключающейся в цифровой фильтрации и вычислении ί оценки энергетической характеристики (дисперсии). Результаты обработ7 ки ,с выхода блока 3 через блок 9 поступают на информационный выход устройства.

При поступлении на вход 2 режима работы устройства сигнала Прерывание, являющегося командой на перевод устройства в режим Контроль, триггер 10 переводится из исходного в противоположное состояние, в результате чего на его выходе и, следО:вательно, на входе 1 блока 9 исчеза-* |ет потенциал, разрешающий прохождение результатов обработки с выхода блока 3 через блок 9 на информационный выход устройства. Этот же сигнал подтверждает исходное состояние триггера 8 и иницирует выработку блоком 5 следующих сигналов:

сигнала Контроль, который с выхода 2 блока 5 поступает на управляющий вход (3) коммутатора 2, в результате чего коммутатор 2 подключает ί *к входу 1 блока 3 выход генератора Г и отключает вход 1 устройства; ί ί сигнала £_и , который в виде парайцельного кода поступает с выхода 1 (группа выходов) блока 5 на адресный вход (1) блока 6 и, кроме того, на вход генератора 1, в результате чего генератор 1 начинает формировать тестовый периодический сигнал с часто- . той £ ₍;

сигналов Считывание и Сравнение, которые вырабатываются после формирований'генератором 1 ш значений тестовых сигналов (фиг. 6). Сигнал Считывание подается с выхода 4 блока 5 на вход 2 блока 6, в результате чего с выхода блока 6 считывается код эталонного значения, соответствующего правильному значению результата обработки тестового сигнала, и подается на вход 1 блока 4’. Сигнал Сравнение с выхода 3 блока 5 поступает на тактовый вход 3 блока 4, в результате чего на одномиз выходов блока 4 появляется сигнаЦ: в случае сравнения на выходе 2 появ-ί ляется сигнал Верно, который еле-; дует на выход 3 устройства; в случае несравнения на выходе 1 блока 4 появляется сигнал, опрокидывающий триггер 8 в противоположное состояние, в результате чего на выходе этого триггера и, следовательно, _ на выходе 2 устройства вырабатывает-* ся в виде потенциала сигнал Неверно; .

сигнала Разблокировка, который формируется блоком 5 после завершения всего Цикла контроля при отсутствии сигнала Неверно и подается с выхода 5 блока 5 на вход 1 тригге»ра 10, опрокидывая его в противоположное состояние, в' результате чего с выхода триггера 10 на вход 1 блока поступает разрешающий сигнал.

После перевода устройства в режим Контроль блок 3 обработки сигналов, продолжая функционировать в соответствии с основными алгоритмами обрабатывает тестовый сигнал, имеющий частоту £{. После преобразования т значений сигнала этой частоты блок 5 формирует сигнал Считывание, по которому блок 6 выдает на вход 1 бло ка 4 код эталонного значения, соответствующего тестовому сигналу с частотой £,. По сигналу Сравнение .который формирует блок 5, блок 4 осуществляет сравнение результата обработки, поступающего с выхода блока 3 на вход 2 блока 4, с эталоном. В случае их несоответствия он формирует на своем выходе 1 сигнал, который, поступая на вход 2 триггера 8, опрокидывает его в противоположное состояние, в результате чего триггер 8 вырабатывает на своем выходе сигнал Неверно, который пцетупает на выход 2 устройства и, кроме того, на вход 3 блока 5,инициируя его останов. Если результат обработки тестового сигнала блоком 3 соответствует эталонному значению, блок 4 вырабатывает на своем выходе сигна Верно, а блок 5 формирует на своем выходе 1 параллельный код, который для генератора 1 тестовых сигналов является командой для его переключения с частоты £₁ на частоту’£_г, а для блока 6 - адресом, по которому необходимо считывать эталонное значение, соответствующее сигналу частоты £_г. После этого аналогично описанному для тестового сигнала с частотой ί_Ί цикл контроля повторяется и для сигналов с частотами £^., £₀,

..., £ 2 (при условии, что для всех частот результат обработки совпадает с эталоном,и устройство не вырабатывает сигнала Неверно, приводящего к останову блока 5). После завершения перебора и обработки блоком 3 всех £- частот тестового сигнала и при положительном результате контро9

0 ля блок 5 формирует на выходе 2 сигнал Работа, по которому коммутатор 2 отключает от входа 1 блока 3 генератор 1 тестовых сигналов и подключает информационный вход 1 устройства. Кроме того, блок 5 вырабатывает на своем выходе 5 сигнал Разблокировка, который поступая на вход 1 [Триггера 10, опрокидывает его, в результате чего с выхода триггера 10 |На вход 1 блока 9 поступает потенциал, разрешающий прохождение ре^зультатов обработки сигнала на информационный выход устройства. Устройство начинает функционировать в режиме Работа, обрабатывая поступающий на его информационный вход 1 реальный сигнал’до прихода очередной команды Прерывание. 20

Claims (2)

1. Фор му ла изобрете ни я.

   1. Устройство для контроля блоков цифровой обработки сигналов, содер- 25 жащее генератор тестовых сигналов, коммутатор, блок сравнения и блок памяти эталонов, выход которого соединен с первым информационным входом блока сравнения, отличающе βс я тем, что, с целью расширения области применения за счет обеспечения непрерывного функционального к контроля блоков цифровой обработки сигналов, оно содержит генератор тактовых импульсов, блок микропрограм- . ^5 (много управления, аналого-цифровой преобразователь, триггер регистрации состояния, блок элементов й и триггер блокировки, нулевой вход и выход которого подключены соответственно к входу режима работы устройства и первому входу блока элементов И, вы(ход которого является информационным выходом устройства, выход генератора тактовых импульсов соединен с первым входом разрешения обращения блока микропрограммного управления и тактовым входом аналого-цифрового преобразователя и является выходом устройства для подключения к тактовому 50 входу контролируемого блока, вход режима работы, второй вход разрешения обращения, первый, второй, третий, четвертый и пятый выходы блока микропрограммного управления подключены :-55 соответственно к входу режима работы устройства, выходу триггера регистрации состояния, входу генератора тестовых сигналов, управляющему входу коммутатора, управляющему входу блока сравнения, входу разрешения обращения блока памяти эталонов и единичному входу триггера блокировки, первый и второй информационные входы и выход коммутатора соединены соответственно с информационным входом устройства для подключения к источнику тестовой информации, выходом генератора тестовых сигналов и информационным входом аналого-цифрового преобразователя, выход которого является выходом устройства для подключения к информационному входу контролируемого блока, при этом второй информационный вход блока сравнения и второй вход блока элементов И образуют вход устройства для подключения к выходу контролируемого блока, адресный вход блока памяти эталонов подключен к первому выходу блока микропрограммного управления, единичный и нулевой входы и выход триггера регистрации состояния соединены соответственно с инверсным выходом блока сравнения, входом режима работы устройства и выходом признака несравнения устройства, а прямой выход блока сравнения является выходом признака сравнения уст(ройства,
2. 2. Устройство по п. 1, отличающее ся тем, что блок микропрограммного управления содержит элемент И, дешифратор, накопитель й хчетчик адреса, информационный вход и выход которого подключены соответственно к входу режима работы блока и информационному входу дешифратора, первый и второй входы и выход элемента И соединены соответственно с первым и вторым входами разрешения обращения блока и стробирующим входом дешифратора, выход которого подключен к адресному входу накопителя а информационные выходы накопителя по седьмой соединены соответственно с выходами блока с первого по пятый, счетным входом и входом сброса счетчика адреса.

   φα&2

   Фив. Ь <Ы.5