JPS584291Y2 - 制御デ−タ信号検出装置 - Google Patents
制御デ−タ信号検出装置Info
- Publication number
- JPS584291Y2 JPS584291Y2 JP1978009686U JP968678U JPS584291Y2 JP S584291 Y2 JPS584291 Y2 JP S584291Y2 JP 1978009686 U JP1978009686 U JP 1978009686U JP 968678 U JP968678 U JP 968678U JP S584291 Y2 JPS584291 Y2 JP S584291Y2
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- Japan
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- data signal
- output
- input data
- circuit
- flip
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【考案の詳細な説明】
本考案はデータ通信における通信制御情報として１１１
１１１１１ 、００００００００”” １０１０１０１
０”、 ” １１１１１１１０”等のいずれかを一定回
数連続的に送受信するデータ通信システムにおいて、特
定の直列伝送データ信号を検出する制御データ検出装置
に関するものである。
１１１１１ 、００００００００”” １０１０１０１
０”、 ” １１１１１１１０”等のいずれかを一定回
数連続的に送受信するデータ通信システムにおいて、特
定の直列伝送データ信号を検出する制御データ検出装置
に関するものである。
従来の特定パターンの直列伝送データ信号の検出回路の
一例を第１図に示し説明すると、図において、１は直列
伝送データ信号入力が印加される入力端子、２はデータ
信号に同期したクロック入力が印加される端子、３，４
，５．６は８ビツトのシフトレジスタ、７は特定パター
ンデータ信号照合用ストラップ、８，９，１０．１１は
一致回路、１２は一致回路８〜１１の出力を入力とする
４人力ナンドゲート回路、１３は４人力ナンドゲート回
路１２の出力が得られる出力端子である。
一例を第１図に示し説明すると、図において、１は直列
伝送データ信号入力が印加される入力端子、２はデータ
信号に同期したクロック入力が印加される端子、３，４
，５．６は８ビツトのシフトレジスタ、７は特定パター
ンデータ信号照合用ストラップ、８，９，１０．１１は
一致回路、１２は一致回路８〜１１の出力を入力とする
４人力ナンドゲート回路、１３は４人力ナンドゲート回
路１２の出力が得られる出力端子である。
このような構成の回路において、まず、入力端子１に直
列伝送データ信号を入力し、端子２に入力されるクロッ
クで、８ビツトのシフトレジスタ３にデータ信号を順次
記憶する。
列伝送データ信号を入力し、端子２に入力されるクロッ
クで、８ビツトのシフトレジスタ３にデータ信号を順次
記憶する。
そして、８ビツトのシフトレジスタ３に記憶されたデー
タ信号は端子２に入力されたクロックで順次シフトされ
、その出力はＭに８ビツトのシフトレジスタ４゜５．６
に順次シフトされる。
タ信号は端子２に入力されたクロックで順次シフトされ
、その出力はＭに８ビツトのシフトレジスタ４゜５．６
に順次シフトされる。
つぎに、８ビツトのシフトレジスタ３，４，５．６の内
容は特定パターンデータ信号照合用ヌトラップ７の内容
と一致回路８，９，１０，１１で照合され、その出力が
４人力ナンドゲート回路１２に供給され、４人力ナンド
ゲート回路１２の出力が出力端子１３に送出される。
容は特定パターンデータ信号照合用ヌトラップ７の内容
と一致回路８，９，１０，１１で照合され、その出力が
４人力ナンドゲート回路１２に供給され、４人力ナンド
ゲート回路１２の出力が出力端子１３に送出される。
しかして、この回路では、４個の特定パターンデータ信
号の連続検出により出力端子１３に所要の出力を得るこ
とができる。
号の連続検出により出力端子１３に所要の出力を得るこ
とができる。
しかしながら、このような直列伝送データ信号の検出回
路においては、特定パターンデータ信号照合用ストラッ
プが３２個と非常に多く、回路部品も多く必要とする。
路においては、特定パターンデータ信号照合用ストラッ
プが３２個と非常に多く、回路部品も多く必要とする。
このため装置の構成が複雑になり経済的でないという欠
点があった。
点があった。
また、制御の都合で特定パターンデータ信号の連続検出
個数を増加することは極めて高価な改造となり、容易に
変更することができないという欠点を有している。
個数を増加することは極めて高価な改造となり、容易に
変更することができないという欠点を有している。
本考案は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な構成により特定パターンデータ信号およびその
連続検出個数を容易に変更し得る制御データ信号検出装
置を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な構成により特定パターンデータ信号およびその
連続検出個数を容易に変更し得る制御データ信号検出装
置を提供することにある。
このような目的を達成するため、本考案は入力データ信
号とこの入力データ信号に同期したクロックを入力とす
る第１のフリップフロップ回路と、この第１のフリップ
フロップ回路の出力を入力とじ１クロック分遅れた出力
を出力する第２のフリップフロップ回路と、上記クロッ
クにより動作し特定パターンデータ信号を計数するカウ
ンタと、このカウンタを少なくとも上記第１のフリップ
フロップ回路より出力する第１の入力データ信号と、こ
の第１の入力データ信号の逆極性信号と、上記第１の入
力データ信号とこの第１の入力データ信号に同期したク
ロックにより保持した１クロツク前の上記第２のフリッ
プフロップ回路より出力する第２の入力データ信号の排
他的論理和により得られる信号のいずれかを選択してリ
セットする手段とを備え、上記カウンタの出力に基いて
特定の直列伝送データ信号を検出するようにしたもので
、以下、図示する実施例によって本考案を詳細に説明す
る。
号とこの入力データ信号に同期したクロックを入力とす
る第１のフリップフロップ回路と、この第１のフリップ
フロップ回路の出力を入力とじ１クロック分遅れた出力
を出力する第２のフリップフロップ回路と、上記クロッ
クにより動作し特定パターンデータ信号を計数するカウ
ンタと、このカウンタを少なくとも上記第１のフリップ
フロップ回路より出力する第１の入力データ信号と、こ
の第１の入力データ信号の逆極性信号と、上記第１の入
力データ信号とこの第１の入力データ信号に同期したク
ロックにより保持した１クロツク前の上記第２のフリッ
プフロップ回路より出力する第２の入力データ信号の排
他的論理和により得られる信号のいずれかを選択してリ
セットする手段とを備え、上記カウンタの出力に基いて
特定の直列伝送データ信号を検出するようにしたもので
、以下、図示する実施例によって本考案を詳細に説明す
る。
第２図は本考案による制御データ信号検出装置の一実施
例を示すブロック図である。
例を示すブロック図である。
第２図において第１図と同一符号のものは相当部分を示
し、１４は入力端子１からの直列伝送データ信号の入力
と、端子２からのデータ信号に同期したクロックを入力
とする第１のフリップフロップ回路、１５は第１のフリ
ップフロップ回路１４の出力を入力とし、１クロック分
遅れた出力を出力する第２のフリップフロップ回路、１
６の入力データ信号に同期したクロックにより動作し、
雑音除去回路ｎの出力によってリセットされる４ビツト
カウンタ、１７は４ビツトカウンタ１６の出力を入力と
する３人力ナンドゲート回路である。
し、１４は入力端子１からの直列伝送データ信号の入力
と、端子２からのデータ信号に同期したクロックを入力
とする第１のフリップフロップ回路、１５は第１のフリ
ップフロップ回路１４の出力を入力とし、１クロック分
遅れた出力を出力する第２のフリップフロップ回路、１
６の入力データ信号に同期したクロックにより動作し、
雑音除去回路ｎの出力によってリセットされる４ビツト
カウンタ、１７は４ビツトカウンタ１６の出力を入力と
する３人力ナンドゲート回路である。
１８は第１のフリップフロップ回路１４の出力を入力と
し、その極性を逆転するインバータ回路、１９は第１お
よび第２のフリップフロップ回路１４．１５の出力を入
入とする２人力排他的論理和回路、２０は第１のフリッ
プフロップ回路１４の出力と３人力ナンドゲート回路１
１の出力を入力とする２人力排他的論理和回路、２１は
第１のフリップフロップ回路１４の出力すなわち入力デ
ータ信号と、インバータ回路１８からの入力データ信号
の逆極性信号と、第１の２人力排他的論理和回路１９に
より得られる信号と、第２の２人力排他的論理和回路２
０により得られる信号のうち何れか１つを選択する特定
パターンデータ信号選択用ストラップ、２２はストラッ
プ２１の出力を入力とし、出力によって第１の４ビツト
カウンタ１６および第１の４ビツトカウンタ１６の出力
を入力とする第２の４ビツトカウンタ２３をそれぞれリ
セットする雑音除去回路、２４．２５．２６．２７は第
２の４ビツトカウンタ２３に接続されたデータカウンタ
の出力端子である。
し、その極性を逆転するインバータ回路、１９は第１お
よび第２のフリップフロップ回路１４．１５の出力を入
入とする２人力排他的論理和回路、２０は第１のフリッ
プフロップ回路１４の出力と３人力ナンドゲート回路１
１の出力を入力とする２人力排他的論理和回路、２１は
第１のフリップフロップ回路１４の出力すなわち入力デ
ータ信号と、インバータ回路１８からの入力データ信号
の逆極性信号と、第１の２人力排他的論理和回路１９に
より得られる信号と、第２の２人力排他的論理和回路２
０により得られる信号のうち何れか１つを選択する特定
パターンデータ信号選択用ストラップ、２２はストラッ
プ２１の出力を入力とし、出力によって第１の４ビツト
カウンタ１６および第１の４ビツトカウンタ１６の出力
を入力とする第２の４ビツトカウンタ２３をそれぞれリ
セットする雑音除去回路、２４．２５．２６．２７は第
２の４ビツトカウンタ２３に接続されたデータカウンタ
の出力端子である。
ここで、雑音除去回路２２は論理回路の切替動作時にそ
の動作時間の差により発生する論理的雑音を抑止する機
能を備えている。
の動作時間の差により発生する論理的雑音を抑止する機
能を備えている。
そして、入力データ信号に同期したクロックにより動作
する４ビット以上の第１および第２のカウンタ１６，２
３を設け、その第１および第２のカウンタ１６，２３の
リセット条件を、第１のカウンタ１６の出力信号の論理
積または解読出力を得る回路の出力と入力データ信号の
排他的論理和により得られる信号、入力データ信号その
もの、入力データ信号の逆極性信号あるいは入力データ
信号と、それ以前の入力データ信号に同期したクロック
により保持した１クロツク前の入力データ信号の排他的
論理和により得られる信号のいずれかを選択使用できる
よう構成されている。
する４ビット以上の第１および第２のカウンタ１６，２
３を設け、その第１および第２のカウンタ１６，２３の
リセット条件を、第１のカウンタ１６の出力信号の論理
積または解読出力を得る回路の出力と入力データ信号の
排他的論理和により得られる信号、入力データ信号その
もの、入力データ信号の逆極性信号あるいは入力データ
信号と、それ以前の入力データ信号に同期したクロック
により保持した１クロツク前の入力データ信号の排他的
論理和により得られる信号のいずれかを選択使用できる
よう構成されている。
つぎにこの第２図に示す実施例の動作を説明する。
まず、端子２には常時入力端子１に入力する直列伝送デ
ータ信号と同期したクロックが供給され、第１の４ビツ
トカウンタ１６を駆動すると同時に第１および第２のフ
リップフロップ回路１４゜１５に入力データ信号を記憶
する。
ータ信号と同期したクロックが供給され、第１の４ビツ
トカウンタ１６を駆動すると同時に第１および第２のフ
リップフロップ回路１４゜１５に入力データ信号を記憶
する。
しかして、データ通信における通信制御情報である入力
データ信号” ｏ ｏ ｏ ｏ ｏ ｏ ｏ ｏ”の検
出を行なう場合には、特定パターンデータ信号選択用ス
トラップ２１を、第１のフリップフロップ回路１４の出
力と雑音除去回路２２の入力が接続されるように設定す
る。
データ信号” ｏ ｏ ｏ ｏ ｏ ｏ ｏ ｏ”の検
出を行なう場合には、特定パターンデータ信号選択用ス
トラップ２１を、第１のフリップフロップ回路１４の出
力と雑音除去回路２２の入力が接続されるように設定す
る。
このとき、入力データ信号にｔｔ １ｎがあると、雑音
除去回路２２の出力が０′″となり、第１および第２の
４ビットカウンタ１６，２３はそれぞれリセットされ、
この４ビットカウンタ１６，２３は初期の状態に復帰す
る。
除去回路２２の出力が０′″となり、第１および第２の
４ビットカウンタ１６，２３はそれぞれリセットされ、
この４ビットカウンタ１６，２３は初期の状態に復帰す
る。
つぎに、入力データ信号” １１１１１１１１”の検出
を行なう場合には、特定パターンデータ信号選択用スト
ラップ２１を、インバータ回路１８の出力と雑音除去回
路２２の入力が接続されるように設定する。
を行なう場合には、特定パターンデータ信号選択用スト
ラップ２１を、インバータ回路１８の出力と雑音除去回
路２２の入力が接続されるように設定する。
このとき、入力データ信号に１１０”があると、雑音除
去回路２２の出力がパ０”となり、第１および第２の４
ビツトカウンタ１６゜２３はそれぞれリセットされ、こ
の４ビットカウンタ１６，２３は初期の状態に復帰する
。
去回路２２の出力がパ０”となり、第１および第２の４
ビツトカウンタ１６゜２３はそれぞれリセットされ、こ
の４ビットカウンタ１６，２３は初期の状態に復帰する
。
つぎに、入力データ信号ｔｔ１０１０１０１０”の検出
を行なう場合には、特定パターンデータ信号選択用スト
ラップ２１を、第１の２人力排他的論理和回路１９の出
力と雑音除去回路２２の入力が接続されるように設定す
る。
を行なう場合には、特定パターンデータ信号選択用スト
ラップ２１を、第１の２人力排他的論理和回路１９の出
力と雑音除去回路２２の入力が接続されるように設定す
る。
このとき、第１のフリップフロップ回路１４の出力と、
この出力より１クロック分遅れた第２のフリップフロッ
プ回路１５の出力を第１の２人力排他的論理和回路１９
で一致をみて、一致していない場合には、雑音除去回路
２２の出力がａｔ Ｏ”となり、第１および第２の４ビ
ットカウンタ１６，２３がそれぞれリセットされ、この
４ビツトカウンタ１６ 、２３が初期状態に復帰する。
この出力より１クロック分遅れた第２のフリップフロッ
プ回路１５の出力を第１の２人力排他的論理和回路１９
で一致をみて、一致していない場合には、雑音除去回路
２２の出力がａｔ Ｏ”となり、第１および第２の４ビ
ットカウンタ１６，２３がそれぞれリセットされ、この
４ビツトカウンタ１６ 、２３が初期状態に復帰する。
つぎに、入力データ信号” １１１１１１１０ ”の検
出を行なう場合には、特定パターンデータ信号選択用ス
トラップ２１を、第２の２人力排他的論理和回路２０の
出力と雑音除去回路２２の入力が接続されるように設定
する。
出を行なう場合には、特定パターンデータ信号選択用ス
トラップ２１を、第２の２人力排他的論理和回路２０の
出力と雑音除去回路２２の入力が接続されるように設定
する。
このとき、第１の４ビツトカウンタ１６の出力を３人力
ナンドゲート回路１７で解読した信号と第１のフリップ
フロップ回路１４の出力との一致を第２の２人力排他的
論理和回路２０で検知し、一致していない場合には雑音
除去回路２２の出力が０”となり、第１および第２の４
ビットカウンタ１６，２３はそれぞれリセットされ、こ
の４ビツトカウンタ１６゜２３は初期状態に復帰する。
ナンドゲート回路１７で解読した信号と第１のフリップ
フロップ回路１４の出力との一致を第２の２人力排他的
論理和回路２０で検知し、一致していない場合には雑音
除去回路２２の出力が０”となり、第１および第２の４
ビットカウンタ１６，２３はそれぞれリセットされ、こ
の４ビツトカウンタ１６゜２３は初期状態に復帰する。
そして、もし、特定パターンデータ信号が正しく受信さ
れると、第１および第２の４ビットカウンタ１６，２３
はリセットされることなく、ビット数を計数し、その計
数内容が出力端子２５〜２７に出力される。
れると、第１および第２の４ビットカウンタ１６，２３
はリセットされることなく、ビット数を計数し、その計
数内容が出力端子２５〜２７に出力される。
以上本考案を４ビツトカウンタによって特定パターンデ
ータ信号を計数する場合を例にとって説明したが、本考
案はされに限定されるものではなく、入力データ信号に
同期したクロックにより動作する４ビット以上のカウン
タを用いることもできる。
ータ信号を計数する場合を例にとって説明したが、本考
案はされに限定されるものではなく、入力データ信号に
同期したクロックにより動作する４ビット以上のカウン
タを用いることもできる。
また、第２図に示す実施例における特定パターンデータ
信号選択用ストラップ２１としては、スイッチなど他の
手段も同様に用いることができる。
信号選択用ストラップ２１としては、スイッチなど他の
手段も同様に用いることができる。
また、３人力ナンドゲート回路１７を、３ビツトカウン
タの出力をデコード回路とすれば、データパターンの変
更拡張を行なうことができる。
タの出力をデコード回路とすれば、データパターンの変
更拡張を行なうことができる。
以上の説明から明らかなように、本考案によれば、特定
パターンデータ信号の検出を複雑な手段を用いることな
く、簡単な回路構成によって行なうことができ、かつ伝
送制御上比較的変更の多い特定パターンデータ信号およ
びその連続検出個数の変更も容易に行なうことができる
ので、実用上の効果は極めて犬である。
パターンデータ信号の検出を複雑な手段を用いることな
く、簡単な回路構成によって行なうことができ、かつ伝
送制御上比較的変更の多い特定パターンデータ信号およ
びその連続検出個数の変更も容易に行なうことができる
ので、実用上の効果は極めて犬である。
第１図は従来の特定パターンの直列伝送データ信号の検
出回路の一例を示すブロック図、第２図は本考案による
制御データ信号検出装置の一実施例を示すブロック図で
ある。 １４．１５・・・・・・フリップフロップ回路、１６・
・・・・・４ビツトカウンタ、１１・・・・・・３人力
ナンドゲート回路、１８・・・・・・インバータ回路、
１９，２０・・・・・・２人力排他的論理和回路、２１
・・・・・・ストラップ、２２・・・・・・雑音除去回
路、２３・・・・・・４ビツトカウンタ。
出回路の一例を示すブロック図、第２図は本考案による
制御データ信号検出装置の一実施例を示すブロック図で
ある。 １４．１５・・・・・・フリップフロップ回路、１６・
・・・・・４ビツトカウンタ、１１・・・・・・３人力
ナンドゲート回路、１８・・・・・・インバータ回路、
１９，２０・・・・・・２人力排他的論理和回路、２１
・・・・・・ストラップ、２２・・・・・・雑音除去回
路、２３・・・・・・４ビツトカウンタ。
Claims (1)
- データ通信における通信制御情報を一定回数連続的に送
受信するデータ通信システムにおいて、入力データ信号
とこの入力データ信号に同期したクロックを入力とする
第１のフリップフロップ回路と、この第１のフリップフ
ロップ回路の出力を入力とし１クロック分遅れた出力を
出力する第２のフリップフロップ回路と、前記クロック
により動作し特定パターンデータ信号を計数するカウン
タと、このカウンタを、少なくとも前記第１のフリップ
フロップ回路より出力する第１の入力データ信号と、こ
の第１の入力データ信号の逆極性信号と、前記第１の入
力データ信号とこの第１の入力データ信号に同期したク
ロックにより保持した１クロツク前の前記第２のフリッ
プフロップ回路より出力する第２の入力データ信号の排
他的論理和により得られる信号のいずれかを選択してリ
セットする手段とを備え、前記カウンタの出力に基いて
特定の直列伝送データ信号を検出するようにしたことを
特徴とする制御データ信号検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978009686U JPS584291Y2 (ja) | 1978-01-31 | 1978-01-31 | 制御デ−タ信号検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978009686U JPS584291Y2 (ja) | 1978-01-31 | 1978-01-31 | 制御デ−タ信号検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54114507U JPS54114507U (ja) | 1979-08-11 |
| JPS584291Y2 true JPS584291Y2 (ja) | 1983-01-25 |
Family
ID=28820911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978009686U Expired JPS584291Y2 (ja) | 1978-01-31 | 1978-01-31 | 制御デ−タ信号検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584291Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636204U (ja) * | 1979-08-28 | 1981-04-07 |
-
1978
- 1978-01-31 JP JP1978009686U patent/JPS584291Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636204U (ja) * | 1979-08-28 | 1981-04-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54114507U (ja) | 1979-08-11 |
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