SU471581A1

SU471581A1 - Устройство синхронизации

Info

Publication number: SU471581A1
Application number: SU1882938A
Authority: SU
Inventors: Владимир Семенович Зонис; Михаил Николаевич Тарасов
Original assignee: Институт Электронных Управляющих Машин
Priority date: 1973-02-02
Filing date: 1973-02-02
Publication date: 1975-05-25

Description

дом регистре. Соответственно с изменением числа триггеров будет мен тьс и число схем коммутации 3, и число входов в первой и второй группах входов этих схем коммутации.

Число входов во второй группе 6 входов каждой схемы коммутации 3 может быть любым , например п, тогда число входов в первой группе входов 5 у данной схемы коммутации 3 будет 2. Окончательна конфигураци устройства синхронизации определ етс при конкретном задании, причем режимы ожидани можно реализовать как на первом, так и на втором регистрах. Если режим ожидани реализуетс и на втором регистре, то в устройство нужно ввести вторую схему ИЛИ и выход ее подключить к входной шине 7. Благодар описанным св з м осуществл етс такой принцип работы устройства, что код, например , на выходных шинах ll-f-13 триггеров 2 второго регистра, характеризуюш,ий состо ние устройства синхронизации в данный момент времени, подаетс одновременно на вторую группу входов 6 всех схем коммутации 3 первого регистра. При этом, сигналы на входах второй группы входов 6 схем коммутации 3 в зависимости от подаваемого на них кода пропускают на выход каждой схемы код одного из логических условий, подаваемых на первую группу входов 5.

На выходах схем коммутации 3 первого регистра в соответствии с логическими услови ми вырабатываетс код следующего состо ни устройства синхронизации, который, запоминаетс в первом регистре в момент прихода сигнала синхронизации по шине 15. В свою очередь код с выходных шин триггеров 1 первого регистра одновременпо подаетс на вторую группу входов 6 всех схем коммутации 3 второго регистра. На выходах этих схем коммутации в соответствии с сигналами на входах первой группы входов 5 вырабатываетс код следующего состо ни устройства, который запоминаетс во втором регистре в момент прихода сигнала синхронизации по шине 14. Если же на первую группу входов 5 схем коммутации 3 второго регистра не поступили логические услови , которые определ ют следующее состо ние устройства синхронизации , то на выходах этих схем коммутации 3 вырабатываютс нулевые сигналы, которые в момент поступлепи сигпала по

шине 14 записывают в триггеры 2 второго регистра нули. Полностью нулевой код иа выходах второго регистра вл етс нерабочим дл этого регистра и используетс дл 5 выработки схемой ИЛИ 4 сигнала, запрещающего изменение состо ни первого регистра. Таким образом код, установленный в момент поступлени сигнала по шине 15 в первом регистре , будет хранитьс сколько угодно до

0 тех пор, пока не поступ т на первую группу 5 входов схем коммутации 3 второго регистра логические услови , необходимые дл перевода устройства синхронизации в следующее состо ние. Любой ненулевой код на выходах

5 второго регистра, поступа на схему ИЛИ 4, вырабатывает сигнал, разрешающий изменение состо ни первого регистра.

Такой способ организации режима ожидани требует всего лишь одного нерабочего состо ни устройства синхронизации дл реализации любого числа состо ний, в которых необходим режим ожиданий.

Описанна структура и принцип действи устройства синхронизации позвол ют кодировать состо ние устройства любым типом кода: неизбыточным, кодом с посто нными весами, составным кодом и т. д., а также позвол ет уменьшить аппаратурные затраты на построение устройства синхронизации.

Предмет изобретени

Устройство синхронизации, содержащее регистры на /ЗУ-триггерах по числу фаз синхронизации и шины фазовой синхронизации, отличающеес тем, что, с целью сокращени оборудовани устройства при работе в режиме ожидани , оно содержит схемы коммутации и схему ИЛИ, выход которой соединен с входами 1/-триггеров первого регистра,

0 входы /-триггеров второго регистра соединены с входами устройства, входы схемы ИЛИ соединены с выходами триггеров второго регистра , входы С-триггеров первого и второго регистров соединены с шинами второй и первой фазы синхронизации соответственно, входы D-триггеров соединены с выходами схем коммутации, первые группы входов которых соединены с группами входов устройства, а вторые группы входов схем коммутации одного регистра соединены с выходами триггеров другого регистра.

В7/4

10

в 171213 5