SU1571772A1 - Устройство дл приведени кодов Фибоначчи к минимальной форме - Google Patents
Устройство дл приведени кодов Фибоначчи к минимальной форме Download PDFInfo
- Publication number
- SU1571772A1 SU1571772A1 SU884482896A SU4482896A SU1571772A1 SU 1571772 A1 SU1571772 A1 SU 1571772A1 SU 884482896 A SU884482896 A SU 884482896A SU 4482896 A SU4482896 A SU 4482896A SU 1571772 A1 SU1571772 A1 SU 1571772A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- input
- convolution
- inputs
- information
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике. Цель изобретени - расширение области применени за счет получени всех форм P-кодов Фибоначчи. Устройство содержит группу блоков 1 свертки, в которые через группу коммутаторов 2 записываетс код числа. Группа элементов И 7 обеспечивает работу устройства в потактовом, либо асинхронном режиме. Элементы И 3 и 4 выполн ют роль ключа. 1 ил.
Description
Изобретение относитс к вычислительной технике и может быть исполь- зрвано дл получени кодов Фибоначчи
Цель изобретени - расширение об- ласти применени за счет получени всех форм р-кодов Фибоначчи.
На чертеже представлена структурна схема устройства дл приведени кодов Фибоначчи к минимальной форме (дл п 6, р 1).
Устройство содержит группу блоков
1
.1-1.6 свертки, группу коммутаторов
3
2|. 1-2.6, первый и второй элементы
3 и 4, вход 5 запуска устройстваs в торую группу выходов 6.1-6.6 устройства , группуэлементов И 7.1-7.4, первую группу выходов 8.1-8.6 устройства , вход 9 задани положительного основани устройства, группу тактовых вводов 10.1-10.5 устройства, группу ,нформационных входов 11 устройства, дход 12 задани отрицательного основани устройства, первый и второй йходы 13 и 14 задани вида операции устройства.
Устройство работает следующим образом.
Предположим, что необходимо получить различные кодовые комбинации Числа +2.
3
о
2-35
вес разр дов.
00 01 00
код числа.
( Перед началом преобразовани на управл ющие входы подаютс следующие Сигналы: вход 12 - 1, вход 5 - 1, вход 14 - 1, вход 9 - О. На информационные входы 11 подаетс Входна комбинаци - 000100 в пара- фазном коде, т.е. значение 010101100101. Так как на вход 14 поступает 1, то в блоки свертки запи- сываетс инверсное значение - 111011. По команде на входе 10.1 содержимое блока свертки 1.6 инвертируетс . На выходах 6 устройства по вл етс код 100100. По команде на входе 10.2
выполн етс условие свертки дл триады , образованной блоками 1.4-1.6 свертки и происходит инвертирование содержимого блоков 1.4-1.6 свертки, на выходах 6 устройства по вл етс код 011100. При поступлении команд на входы 10.4 и 10.3 никаких изменений не происходит,так как не выполн етс условие свертки в триадах,
Q
5 0 5
0
5
0
0
5
образованных блоками 1.2-1.4 и 1.3- 1 .5 свертки.
По команде на входе 10.5 происходит инвертирование содержимого блоков 1.1-1.3 свертки, так как выполн етс условие свертки. На выходах 6 устройства по вл етс код 011011.
Кроме того, за устройством сохранена функци приведени кода Фибоначчи к максимальной форме. Так как прототип предлагаемого устройства работает в кодах с отрицательным иррациональным основанием,то дл того, чтобы предлагаемое устройство работало и в кодах с положительным основанием , оно содержит элементы И 3 и 4, выполн ющие роль ключа. При поступлении на вход 12 нулевого, а на вход 9 единичного потенциала, свидетельствующего о положительном основании , обеспечиваетс прохождение единицы с первого выхода блока 1.2 свертки на первый вход блока 1.1 свертки, а св зь между первым выходом блока 1,6 свертки и первым входом блока 1.5 свертки разрываетс . И наоборот , при поступлении нулевого потенциала на вход 9, а на вход 12 - единичного, обеспечиваетс прохождение единицы с первого выхода блока 1.6 свертки на первый вход блока 1.5 свертки, а св зь первого выхода блока 1.2 свертки с первым входом блока 1.1 свертки разрываетс .
Элементы 7.1 и 7.4 обеспечивают синхронный и асинхронный режимы работы устройства при последовательной и одновременной подаче потенциалов на тактовые входы 10.1-10.5 устройства соответственно.
Claims (1)
- Формула изобретениУстройство дл приведени кодов Фибоначчи к минимальной форме, содержащее группу блоков свертки, группу коммутаторов, первый элемент И и группу элементов И, причем нечетные информационные входы группы устройства соединены с первыми информационными входами соответствующих коммутаторов группы, вторые информационные входы которых соединены с соответствующими четными информационными входами группы устройства, первый и второй входы задани вида операции которого соединены соответственно с первыми и вторыми управл ющими входами коммутаторов группы, первый выход 1-го (1 .3 - П - 1, П - разр дность кода) блока свертки группы соединен с первым информационным входом (1-1)- го и с вторым информационным входом (1-р-1)-го блоков свертки группы, первый выход второго блока свертки группы соединен с первым входом первого элементами, второй вход и выход которого соединены соответственно с входом задани положительного основани устройства и с первым информационным входом первого блока свертки группы, выходы коммутаторов группы соединены с третьими информационными входами соответствующих блоков свертки группы , вторые и третьи выходы которых вл ютс соответствующими выходами первой и второй групп устройства, вход запуска которого соединен с управл ющими входами блоков свертки группы, второй выход К-го (К 1 - П-2) блока свертки группы соединенс первым входом К-го элемента И группы , отличающеес тем что, с целью расширени области применени за счет получени всех форм р-кодов Фибоначчи, оно содержит второй элемент Л, причем первый выход п-го блока свертки группы соединен с первым входом второго элемента И,Q второй вход и выход которого соединены соответственно с входом задани отрицательного основани устройства и с первым информационным входом (п-1)-го, с вторым информационным5 входом (п-2)-го блоков свертки группы , выход К-го элемента И группы соединен с первым установочным входом (К+1)го и с вторым установочным входом (К+р+1)-го блоков свертки0 группы, группа тактовых входов устройства соединена с вторыми входами соответствующих элементов И группы и с первым информационным входом п-го блока свертки группы.25
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884482896A SU1571772A1 (ru) | 1988-09-14 | 1988-09-14 | Устройство дл приведени кодов Фибоначчи к минимальной форме |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884482896A SU1571772A1 (ru) | 1988-09-14 | 1988-09-14 | Устройство дл приведени кодов Фибоначчи к минимальной форме |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1571772A1 true SU1571772A1 (ru) | 1990-06-15 |
Family
ID=21399349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884482896A SU1571772A1 (ru) | 1988-09-14 | 1988-09-14 | Устройство дл приведени кодов Фибоначчи к минимальной форме |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1571772A1 (ru) |
-
1988
- 1988-09-14 SU SU884482896A patent/SU1571772A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 842786, кл. Н 03 М 7/30, 1978. Авторское свидетельство СССР № 1392554, кл. Н 03 М 7/30, 1986 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1571772A1 (ru) | Устройство дл приведени кодов Фибоначчи к минимальной форме | |
SU1173386A1 (ru) | Число-импульсный логарифмический преобразователь | |
SU1659998A1 (ru) | Устройство дл сортировки чисел | |
SU1014145A1 (ru) | Коммутатор | |
SU1594677A1 (ru) | Цифровой двухфазный генератор синусоидальных сигналов | |
SU1531168A1 (ru) | Устройство считывани | |
SU471581A1 (ru) | Устройство синхронизации | |
SU515161A1 (ru) | Многостабильный триггер | |
SU985758A1 (ru) | Устройство обработки радиолокационных сигналов | |
SU1649552A2 (ru) | Устройство дл адресации блоков пам ти | |
SU1598167A1 (ru) | Синхронный двоичный счетчик | |
SU1580555A1 (ru) | След щий аналого-цифровой преобразователь | |
SU658556A1 (ru) | Преобразователь кода гре в двоичный код | |
SU1416964A1 (ru) | Устройство дл инициативного ввода адреса | |
SU1187166A1 (ru) | Устройство приоритетной селекции сигналов | |
SU1427365A1 (ru) | Генератор случайного процесса | |
SU1183956A1 (ru) | Устройство дл сортировки информации | |
SU1270900A1 (ru) | Устройство дл преобразовани последовательного кода в код | |
SU1120349A1 (ru) | Функциональный генератор | |
SU1208546A2 (ru) | Устройство дл ввода информации | |
SU416891A1 (ru) | ||
SU1188885A1 (ru) | Делитель частоты следовани импульсов | |
SU1283789A2 (ru) | Цифровое устройство дл вычислени тригонометрических коэффициентов | |
SU826339A1 (ru) | Устройство дл сортировки чисел | |
SU1164692A1 (ru) | Преобразователь двоичного кода в число-импульсный код |