SU1661837A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании буферных запоминающих устройств систем сбора и обработки информации. Цель изобретени  - расширение функциональных возможностей устройства. Устройство содержит блоки пам ти, счетчики адреса обращени , мультиплексор, элементы И - ИЛИ - НЕ, схему приоритета за вок записи, реализованную на элементах И - НЕ и элементах НЕ, схему приоритета за вок на переключение режимов блоков пам ти и блокировки переключени , реализованную на элементах И - НЕ и элементе НЕ, элемент ИЛИ, триггеры режимов, триггер состо ни  чтени  буфера. Устройство позвол ет организовать обмен данными между источником и приемником через систему сбора информации, работающую асинхронно с источником. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании буферных запоминающих устройств систем сбора и обработки информации .

Цель изобретени  - расширение функциональных возможностей устройства путем синхронизации моментов подготовки и сбора данных.

На чертеже приведена структурна  схема буферного запоминающего устроцства. На схеме обозначены первый 1 и второй 2 блоки пам ти, первый 3 и второй 4 счетчики адреса обращени , мультиплексор 5, первый 6, второй 7, третий 8, четвертый 9, п тый 10, шестой 11 элементы И-ИЛИ-НЕ, первый 12, второй 13, третий 14, четвертый 15 элементы И, схема 16 приоритета за вок записи, реализованна  на первом 17 и втором 18 элементах И-НЕ и первом 19 и втором 20 элементах НЕ, схема 21 приоритета

за вок на переключение режимов блоков пам ти и блокировки переключени , реализованна  на третьем 22 и четвертом 23 элементах И-НЕ и третьем элементе НЕ 24, схема 25 приоритета за вок чтени , реализованна  на п том 26 и шестом 27 элементах И-НЕ и четвертом 28 и п том 29 элементах НЕ, элемент ИЛИ 30, первый 31 и второй 32 триггеры режимов, третий триггер 33 состо ни  чтени  буфера, шестой элемент НЕ 34, седьмой элемент И-НЕ 35, первый управл ющий вход 36 устройства Конец чтени  (КЧт.), второй управл ющий вход 37 устройства Конец записи (КЗп)/ третий управл ющий вход 38 устройства Синхронизаци  записи (Сх.Зп), четвертый управл ющий вход 39 устройства Синхронизаци 4 чтени  (Сх.Чт.), информационные входы 40 устройства, информационные выходы 41 устройства, управл ющий выход 42 устройства, Буфер полон (БФ-1).

о а

00 СлЭ

v|

Устройство работает следующим образом .

В исходном состо нии по цеп м начальной установки (не показаны) триггеры 31 и 32 устанавливаютс  в единичное состо ние Запись, триггер 33 - в единичное состо ние Чтение буфера, счетчики 3 и 4 сбрасываютс . Управл ющие входы 36 - 39 устройства и управл ющий выход 42 имеют низкий уровень, За вки записи высокого уровн  поступают на вход схемы 16 приоритета (Сх.Пр.1), котора  представл ет собой триггер. При поступлении на его установочные входы потенциалов высокого уровн  он установитс  в нулевое состо ние по тому установочному входу, который поступил раньше. Предположим, что низкий уровень установилс  на выходе 17 (за вка на запись от триггера 31 пришла первой). Через инвертор 19 сигнал высокого уровн , воздейству  на вторые входы элементов 6-8 и 12, подготовит их дл  формировани  соответствующих импульсов в режиме записи.

Низкий уровень с инверсных выходов (нет за вок на чтение) с триггеров 31 и 32 поступает на вход Сх.Пр.З, реализованной аналогично Сх.Пр.1, В св зи с отсутствием за вок чтени  на выходе инверторов 28 и 29 Сх.Пр.З сформируютс  сигналы низкого уровн , которые, поступа  на входы элементов 6-11, блокируют формирование управл ющих сигналов в режиме чтени .

Одновременно потенциалы низкого уровн  с инверсных выходов триггеров 31 и 32 поступают на входы элементов И 15, ИЛ И 30, формиру  их на выходах соответственно сигналы низкого уровн  БФ-1 и Нет информации . Сигнал с выхода элемента ИЛИ 30 и пр мого выхода триггера 33 поступает на входы элемента И 14, выход которого подключен к входу D триггера 33. В исходном состо нии на выходе элемента ИЛИ 30 и, следовательно, на входе триггера 33 - низкий уровень. Сигнал высокого уровн  с пр мого выхода триггера 33 поступает на второй вход элемента И-НЕ 35, на первом входе которого в исходном состо нии - высокий уровень. На выходе элемента И-НЕ 35 сформируетс  сигнал низкого уровн  (нет за вки блокировки переключени  режимов ), который поступает на второй вход Сх.Пр.21 в качестве за вки блокировки сброса режима чтени  блоков пам ти. На первый вход Сх.Пр.21 через инвертор 34 поступает за вка на сброс режима чтени  (управл ющий вход 36 устройства КЧт). В исходном состо нии за вки на сброс режима чтени  нет, на первом входе Сх.Пр.21 - низкий уровень. На выходе инвертора 24 Сх.Пр.2 сигнал низкого уровн , который запрещает по третьим входам элементов 6 и 11 формирование сигнала Сброс режима чтени  (СЧт.) соответственно блоков 1 или 2 пам ти. Работа Сх.Пр.2 аналогична работе

Сх.Пр.1 за исключением того, что в Сх.Пр.2 используетс  только один выход - СЧт.

При поступлении на вход 40 устройства данных в сопровождении сигнала Сх.Зп. 38 положительной пол рности начинаетс 

0. цикл записи в буфер. Сх.Зп. поступает на первые входы элементов 8 и 12, формиру  на их выходах соответственно сигналы модификации содержимого счетчика 3 адреса и сигнал режима работы блока 1 пам ти

5 Запись. Модификаци  счетчика 3 осуществл етс  по заднему фронту сигнала Сх.Зп. По концу записи в блок 1 пам ти блока данных заданной длины на вход 37 устройства поступит сигнал КЗп, положительной пол р0 ности. На выходе элемента 6 при совпадении сигналов КЗп, и Зп,1 сформируетс  сигнал, по заднему фронту которого триггер 31 переключитс  в состо ние Чтение - высокий уровень на инверсном выходе. На

5 входе Сх.Пр.1 исчезнет за вка записи от первого блока пам ти и на ее выходе Зп, 2 сформируетс  сигнал высокого уровн , который поступит на входы элементов 13, 9,10 и 11 дл  формировани  сигналов управле0 ни  записью во второй блок 2 пам ти. За вка чтени  с инверсного выхода триггера 31 поступает на первый вход Сх.Пр.З и формирует на ее выходе сигнал высокого уровн  Чт, 1, который поступает на входы элементов

5 6-8, подготавлива  их дл  формировани  сигналов управлени  в режиме чтени , Запись информации во второй блок пам ти происходит аналогично. После переключени  триггера режима 32 второго блока пам 0 ти в режим чтени  на входе Сх.Пр.З присутствуют две за вки чтени . Так как от триггера 31 за вка пришла раньше, то на выходе Сх.Пр.З сформируетс  высокий потенциал Чт.1.

5 В режиме чтени  на вход 39 устройства поступает сигнал Сх.Чт., который представл ет собой пачку импульсов положительной пол рности определенной длины и занимает определенное место в цикле опроса сис0 темы сбора информации. Сх.Чт. поступает на входы элементов 8 и 10 дл  формировани  сигналов модификации счетчика адреса в режиме чтени  блока пам ти, за вка которого выбрана на Сх.Пр.З (высокий уровень

5 на одном из выходов Чт.1 или Чт.2). Если к приходу первого импульса пачки Сх.Чт. в буфере нет информации (не записан блок данных ни в один из блоков пам ти), то на выходе элементов ИЛИ 30 и И 14 - низкий уровень, который указывает на отсутствие

информации в буфере. По переднему фронту первого импульса Сх.Чт. триггер 33 установитс  в нулевое состо ние (низкий уровень - на выходе И 14 и входе D триггера 33). Низкий уровень с пр мого выхода триггера 33 заблокирует прохождение сигнала о наличии информации в буфере с выхода элемента ИЛИ 30 на вход D триггера 33 и сфор- мирует через элемент 35 за вку на блокировку сброса режима чтени . Если во врем  пачки Сх.Чт. произойдет запись блока данных в один из блоков пам ти (на выходе элемента ИЛИ 30 сформируетс  сигнал высокого уровн  - есть информаци ), то триггер 33 не переключитс  в состо ние Чтение, так как элемент И 14 заблокирован сигналом с пр мого выхода триггера 33. В этом случае в систему сбора выдаетс  информаци  с одного из блоков пам ти (режим выборки накопител  блоков пам ти установлен посто нно), котора  установилась в нем при включении питани . Такой режим работы буфера будет продолжатьс  до тех пор, пока в буфер не будет загружен хот  бы один блок данных. По концу пачки Сх.Чт. на вход 36 устройства поступает сигнал КЧт., в качестве которого можно использовать любой сигнал синхронизации системы опроса, не попадающий в пачку Сх.Чт. Сигнал КЧт. через инвертор 34 устанавливает триггер 33 в состо ние Чтение (высокий уровень на пр мом выходе) и на врем  действи  сигнала КЧт. формирует на элементе 35 за вку с триггера 33 на блокировку сброса режима чтени . Таким образом, на входе Сх.Пр.2 присутствуют две за вки: Сброс режима чтени  (первый вход элемента 22) и Блокировка сброса режима чтени  (первый вход элемента 23). За вка блокировки сброса опережает за вку на сброс режима (она была , установлена в начале пачки Сх.Чт. при отсутствии информации в буфере) и, следовательно , на выходе Сх.Пр.2 сигнал СЧт. сформирован не будет. Если к приходу первого импульса пачки Сх.Чт. в буфер загружен хот  бы один блок данных, то на выходе элемента 30 сформируетс  сигнал высокого уровн , который через открытый элемент 14 поступает на вход триггера 33. По переднему фронту первого импульса Сх.Чт. триггер подтвердит свое состо ние (останетс  в единичном состо нии). С приходом сигнала КЧт. положительной пол рности на входах Сх.Пр.2 - оп ть две за вки на Сброс режима чтени  и Блокировка сброса режима чтени . За вка сброса режима чтени  будет сформирована на врем  действи  сигнала КЧт. и задержана по отношению к за вке сброса режима на врем  задержки элементов 34 и 35. Следовательно, за вка КЧт. будет записана в Сх.Пр. 2 и на выходе элемента 24 сформируетс  сигнал высокого уровн  СЧт. который поступит на третьи входы элементов 6 и 11 дл  формировани  сигналов 5 сброса режима чтени  соответственно бло- ков 1 или 2 пам ти. На п тые входы элементов 6 и 11 поступают разрешающие потенциалы за вок чтени  Чт.1 или Чт. 2 с Сх.Пр.З. На четвертые входы элементов 6 и 10 11 с триггера 31 или 32 поступают за вки чтени  соответственно первого блока пам ти Чт.1 или второго Чт.2. Сигнал сброса режима чтени  на выхде элементов 6 и 11 будет сформирован по сигналу СЧт. в слу- 15 чае, если на выходе элемента 6 будет установлен режим чтени  первого элока пам ти, а во втором блоке пам ти будет подготовлен следующий блок данных если на выходе элемента 11 будет установлен режим чтени 

0 второго блока пам ти, а в первом блоке пам ти будет подготовлен следующий блок данных. По сигналу с выходов элементов 6 или 11 соответственно триггер 31 или 32 переключаетс  в режим записи очередного

5 блока данных. Если к приходу сигнала КЧт. в момент формировани  сигнала СЧт. в нечитаемом блоке пам ти не подготовлен оче- редной блок данных, то сигнал переключени  режима чтени  на выходах

0 элементов 6 или 11 сформирован не будет. С приходом очередной пачки Сх.Чт, будет . повторен цикл выдачи предыдущего блока данных, Счетчики адреса обращени  в режиме чтени  модифицируютс  по заднему

5 фронту сигналов, которые формируютс  из сигнала Сх.Чт. на элементах 8 или 11 в зависимости от выбранной за вки Чт.1 или Чт.2, В зависимости от за вки Чт,2, управл ющей выбором входа мультиплексора 5, на выход

0 устройства поступают данные с блока 1 пам ти (Чт,2 - низкий уровень) или с блока 2 пам ти (Чт.2 - высокий уровень).

Если в буфере зан ты под блоки данных оба блока пам ти, то высокие уровни с ин5 версных выходов триггеров 31 и 32 поступ т на входы элемента И 15 и сформируют на его выходе сигнал высокого уровн  приостановки формировани  новых блоков данных до момента освобождени  буфера.

Claims (1)

1. 0Формула изобретени 

   Буферное запоминающее устройство, содержащее первый и второй блоки пам ти, информационные входы которых объединены и  вл ютс  информационными входами

   5 устройства, первый и второй счетчики, выходы которых соединены соответственно с адресными входами первого и второго блоков пам ти, первый, второй, третий и четвертый элементы И, элемент ИЛИ, первый и второй триггеры,- отличающеес  тем, что, с

   целью расширени  функциональных возможностей устройства путем синхронизации моментов подготовки и сброса данных, в него введены мультиплексор, первый и вторые информационные входы которого соединены соответственно с выходами первого и второго блоков пам ти, выходы мультиплексора  вл ютс  информационными выходами устройства, первый, второй, третий , четвертый, п тый и шестой элементы И-ИЛИ-НЕ, первый, второй, третий, четвертый , п тый, шестой и седьмой элементы И-НЕ, первый, второй, третий, четвертый, п тый и шестой элементы НЕ, третий триггер , выходы первого и шестого элементов И-ИЛИ-НЕ соединены с входами синхронизации соответственно первого и второго триггеров, пр мые выходы первого и второго триггеров соединены соответственно с первыми входами первого и второго элементов И-НЕ, выходы которых соединены с вторыми входами соответственно второго и первого элементов И-НЕ и с входами соответственно первого и второго элементов НЕ, первый вход третьего элемента И-НЕ соединен с третьим входом второго и четвертого элементов И-ИЛИ-НЕ с входом шестого элемента НЕ и  вл етс  входом Конец чтени  устройства, выход шестого элемента НЕ соединен с первым входом седьмого элемента И-НЕ и с входом установки в 1 третьего триггера, пр мой выход которого соединен с первым входом третьего элемента И и вторым входом седьмого элемента И-НЕ, выход седьмого элемента И-НЕ соединен с первым входом четвертого элемента И-НЕ, выход третьего элемента И-НЕ соединен с вторым входом четвертого элемента И-НЕ и с входом третьего элемента НЕ, выход четвертого элемента И-НЕ соединен с вторым входом третьего элемента И-НЕ, первый вход первого элемента И- ИЛИ-НЕ соединен с первыми входами второго , четвертого и шестого элементов И-ИЛИ-НЕ и  вл етс  входом Конец записи устройства, первый вход первого элемента И соединен с первыми входами второго элемента И, третьего и п того элементов И-ИЛИ-НЕ и  вл етс  входом синхронизации записи устройства, выход первого элемента НЕ соединен с вторыми

   входами первого, второго, третьего элементов И-ИЛИ-НЕ и первого элемента И, выход второго элемента НЕ соединен с вторыми входами четвертого, п того, шестого элементов И-ИЛИ-НЕ и второго элемента И, выход третьего элемента НЕ соединен с третьими входами первого и шестого элементов И-ИЛИ-НЕ, инверсный выход первого триггера соединен со своим

   информационным входом и с первыми входами элемента ИЛИ, четвертого элемента И, п того элемента И-НЕ и с четвертым входом шестого элемента И-ИЛИ-НЕ, инверсный выход второго триггера соединен со

   своим информационным входом и с вторыми входами элемента ИЛИ, четвертого элемента И, первым входом шестого элемента И-НЕ и четвертым входом первого элемента И-ИЛИ-НЕ, вход синхронизации третьего триггера соединен с третьими входами третьего и п того элементов И-ИЛИ-НЕ и  вл етс  входом синхронизации чтени  устройства , выходы п того и шестого элементов И-НЕ соединены соответственно с

   вторыми входами шестого и п того элементов И-НЕ и с входами четвертого и п того элементов НЕ, выход четвертого элемента НЕ соединен с четвертыми входами второго , третьего элементов И-ИЛИ-НЕ и с п тым входом первого элемента И-ИЛИ-НЕ, выход п того элемента НЕ соединен с четвертыми входами четвертого, п того элементов И-ИЛИ-НЕ, управл ющим входом мультиплексора и с п тым входом шестого

   элемента И-ИЛИ-НЕ, выходы первого и второго элементов И соединены с управл ющими входами соответственно первого и второго блоков пам ти, выходы второго и третьего элементов И-ИЛИ-НЕ соединены

   соответственно с входом начальной установки и синхронизации первого счетчика, выходы четвертого и п того элементов И- ИЛИ-НЕ соединены соответственно к входу начальной установки и синхронизации второго счетчика, выход элемента ИЛИ соединен с вторым входом третьего элемента И, выход которого соединен с информационным входом третьего триггера, выход четвертого элемента И  вл етс  выходом

   0 буферного устройства.