JPS6129226A - チヤネルデ−タ分離装置 - Google Patents
チヤネルデ−タ分離装置Info
- Publication number
- JPS6129226A JPS6129226A JP14946684A JP14946684A JPS6129226A JP S6129226 A JPS6129226 A JP S6129226A JP 14946684 A JP14946684 A JP 14946684A JP 14946684 A JP14946684 A JP 14946684A JP S6129226 A JPS6129226 A JP S6129226A
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- JP
- Japan
- Prior art keywords
- data
- bits
- memory
- channel
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は多重化されたデータを各チャネルデ−夕に分離
するためのチャネルデータ分離装置に関する。
するためのチャネルデータ分離装置に関する。
多重伝送路では、複数個のチャネルデータがシリアルに
多重化されておシ、受信端ではこれを各チャネルのデー
タに分離する必要がある。
多重化されておシ、受信端ではこれを各チャネルのデー
タに分離する必要がある。
第１図は１フレームがル＋１個のタイムスロットＴＳＯ
〜ＴＳ、Ｓで構成され、１タイムスロツトがｍ −１−
１個のピッ） ｔｃ６ ”−ｔｃ、、Ｌから成る多重化
データを示す。つ塘９第番＋１タイムスロットＴＳｉの
第２°＋１番目のビットがｉ（ｇ、Ｏ＜ｉ≦ｎ。
〜ＴＳ、Ｓで構成され、１タイムスロツトがｍ −１−
１個のピッ） ｔｃ６ ”−ｔｃ、、Ｌから成る多重化
データを示す。つ塘９第番＋１タイムスロットＴＳｉの
第２°＋１番目のビットがｉ（ｇ、Ｏ＜ｉ≦ｎ。
０≦）≦ｍで表わされている。第２図はこのような多重
化データをチャネル毎に分離するための従来装置を示し
ており、第１図に示した多重化データはｍ −１−１ビ
ツト表のシフトレジスタ１０へ入力される。シフトレジ
スタ１０に１つのタイムスロットＴＳｉのｍ＋１ビツト
が丁度入力された時点毎に、タイミングパルス発生器１
３からの信号によシこれをラッチ１１ｉへ並列に書込む
。
化データをチャネル毎に分離するための従来装置を示し
ており、第１図に示した多重化データはｍ −１−１ビ
ツト表のシフトレジスタ１０へ入力される。シフトレジ
スタ１０に１つのタイムスロットＴＳｉのｍ＋１ビツト
が丁度入力された時点毎に、タイミングパルス発生器１
３からの信号によシこれをラッチ１１ｉへ並列に書込む
。
そしてその後、適当々タイミングパルス（これもパルス
発生器１５から供給される）によってう、チ１１番から
１タイムスロット分のｍ−）１ビツトをシフトレジスタ
１２ｊへ移し、シフトレジスタ１２から１ビツトづつシ
リアルに出力する。ところが、このような従来装置では
、１タイムスロツト長（＝ｍ＋１ビット）のラッチ１１
０〜１１ルとシフトレジスタ１２０〜１２路ヲ夫々ル＋
１個（タイムスロット数）だけ用いねばならず、タイム
スロット数が大きくなると回路規模が大きくなってしま
うという問題があった。
発生器１５から供給される）によってう、チ１１番から
１タイムスロット分のｍ−）１ビツトをシフトレジスタ
１２ｊへ移し、シフトレジスタ１２から１ビツトづつシ
リアルに出力する。ところが、このような従来装置では
、１タイムスロツト長（＝ｍ＋１ビット）のラッチ１１
０〜１１ルとシフトレジスタ１２０〜１２路ヲ夫々ル＋
１個（タイムスロット数）だけ用いねばならず、タイム
スロット数が大きくなると回路規模が大きくなってしま
うという問題があった。
本発明の目的は、上記した従来技術の欠点をなくシ、タ
イムスロット数が大きい場合でも小規模な回路でデータ
を分離することのできるチャネルデータ分離装置を提供
するにある。
イムスロット数が大きい場合でも小規模な回路でデータ
を分離することのできるチャネルデータ分離装置を提供
するにある。
本発明では第１図に示す１フレームのデータの２倍のメ
モリ容量をもつランダムアクセスメモリ（以下ＲＡＭと
略す）を用意し、データ１ビツトが入力される時間内で
ＲＡＭに１ビット書き込み、１ビット読み出しを行なう
。書き込むデータはその時点での到来データを書き込み
、読み出しは１つ前のフレーム時に書き込んだデータを
例えば各タイムスロットの先頭データから順番にＯＣＯ
１１’ＯＳ ！’０ ”・ｎＣＯＩＯ’ｌ ＠ＩＣ１１
！’１、、、．３ｃ’１１・・・という具合に入力デー
タの順とは異った順序で読み出す。この読み出しデータ
をｎ −１−１ｄット長のシフトレジスタに入れ、これ
が全ビット満たされる毎にその内容を並列に４＋１ビツ
ト長のラッチへ移し、その各ビットを各チャネルのデー
タとして出力するように構成したことを特徴とするもの
である。また第１図のデータの多重化法がビット単位で
ある場合には入力データをそのま１の順序で読み出し、
これをｍ−）１ビツト長のシフトレジスタに入れ、これ
が全ビット満される毎にその内容を並列にｍ −） １
ビツト長のラッチへ移し、その各ビットを各チャネルの
データとして出力するように構成したことを特徴とする
ものである。
モリ容量をもつランダムアクセスメモリ（以下ＲＡＭと
略す）を用意し、データ１ビツトが入力される時間内で
ＲＡＭに１ビット書き込み、１ビット読み出しを行なう
。書き込むデータはその時点での到来データを書き込み
、読み出しは１つ前のフレーム時に書き込んだデータを
例えば各タイムスロットの先頭データから順番にＯＣＯ
１１’ＯＳ ！’０ ”・ｎＣＯＩＯ’ｌ ＠ＩＣ１１
！’１、、、．３ｃ’１１・・・という具合に入力デー
タの順とは異った順序で読み出す。この読み出しデータ
をｎ −１−１ｄット長のシフトレジスタに入れ、これ
が全ビット満たされる毎にその内容を並列に４＋１ビツ
ト長のラッチへ移し、その各ビットを各チャネルのデー
タとして出力するように構成したことを特徴とするもの
である。また第１図のデータの多重化法がビット単位で
ある場合には入力データをそのま１の順序で読み出し、
これをｍ−）１ビツト長のシフトレジスタに入れ、これ
が全ビット満される毎にその内容を並列にｍ −） １
ビツト長のラッチへ移し、その各ビットを各チャネルの
データとして出力するように構成したことを特徴とする
ものである。
以下１本発明を第３図の実施例及び第４図のタイムチャ
ートによシ説明する。ＲＡＭ ４には。
ートによシ説明する。ＲＡＭ ４には。
第１図に示したような１フレームル＋１タイムスロツト
で１タイムスロットｍ−１−１ビットから構成されるデ
ータが入力されるとする。また。
で１タイムスロットｍ−１−１ビットから構成されるデ
ータが入力されるとする。また。
１フレームのビット数の２倍の数だけカウント出来る２
進カウンタ１を用意する。例えば１フレーム２５６ビツ
ト（例えば（怨＋１）（ル＋１）＝８Ｘ５２ビット）で
あれば、０〜５１１マでカウント出来るカウンタ１を用
意する。これはＲＡＭ４の書き込みと読み出しの双方の
アドレスを用意するためである。ＲＡＭ４の書き込みア
ドレスを指定する際には２進カウンタ１の出力を用い。
進カウンタ１を用意する。例えば１フレーム２５６ビツ
ト（例えば（怨＋１）（ル＋１）＝８Ｘ５２ビット）で
あれば、０〜５１１マでカウント出来るカウンタ１を用
意する。これはＲＡＭ４の書き込みと読み出しの双方の
アドレスを用意するためである。ＲＡＭ４の書き込みア
ドレスを指定する際には２進カウンタ１の出力を用い。
今現在到来しているデータを書き込む。また。
読み出す際には、カウンタの出力数値をＲＯＭ ２によ
って変換したアドレスデータによＦ） ＲＡＭ ４のア
ドレスを指定し、１フレーム前のデータを読み出す。こ
の読み出す時のＪＷＡ番は１本実施例ではｒｓｏの先頭
ビット。ｃｏ、Ｔｓｌの先頭ビｙ ）ＩＣＯ＠ＴＳ２の
先頭ビット、Ｃ０，・・・、ＴＳｒＬの先頭ビットｎＣ
６とまず各タイムスロットの先頭ビットを順次読み出し
、読いてｒｓａの２番目のビット。’ｔ ＊ＴＳ１の２
番目のピッ）ＩＣ！Ｉ・・・、ＴＳｒＬの２番目のビッ
トと各タイムスロットの２番目のビットを順次読み出し
、以下同様に最後のＴｓｎＯｍ番目のピッ） ｎｃｍと
いう具合に読み出す。即ちこのようにＲＯＥ ２により
てアドレスを指定する。ｆた。
って変換したアドレスデータによＦ） ＲＡＭ ４のア
ドレスを指定し、１フレーム前のデータを読み出す。こ
の読み出す時のＪＷＡ番は１本実施例ではｒｓｏの先頭
ビット。ｃｏ、Ｔｓｌの先頭ビｙ ）ＩＣＯ＠ＴＳ２の
先頭ビット、Ｃ０，・・・、ＴＳｒＬの先頭ビットｎＣ
６とまず各タイムスロットの先頭ビットを順次読み出し
、読いてｒｓａの２番目のビット。’ｔ ＊ＴＳ１の２
番目のピッ）ＩＣ！Ｉ・・・、ＴＳｒＬの２番目のビッ
トと各タイムスロットの２番目のビットを順次読み出し
、以下同様に最後のＴｓｎＯｍ番目のピッ） ｎｃｍと
いう具合に読み出す。即ちこのようにＲＯＥ ２により
てアドレスを指定する。ｆた。
前記ＲＡＭ ４の書き込みアドレスと、読み出しアドレ
スとはデータセレクタ３により切り替えてＲＡＭ ４の
対応アドレス入力へ与える。そこで第４図に示したよう
にデータと同時に入力クロックαが与えられると、これ
はインバータ７で反転されてクロックｂとなる。クロッ
クαに同期して第１図のフォーマ・ソトをもった入力デ
ータＣがＲＡＭ ４に入力されている。２進カウンタ１
はクロックαの立上り毎に計数を行い、その計数値は１
ず０から（ｎ ＋ １ ） （ｍ ＋ １ ） −１’
！で達する。この間データセレクタ３はクロックｂの立
下シで２進カウンタ１の計数値をそのまま書込みアドレ
スｄ（Ｗ）として出力し、かつクロックｂの立上シでＲ
ＵＭ ２の出力を読み出しアドレスｄ （ｒ）として出
力する。これによってＲＡＭ ４の１つのフレーム分の
アドレスに入力データαが書込まれ、もう一方の１フレ
ームに既に書込まれでいた１フレーム前の入力データー
が前述したような順序でよみ出される。続いてカウンタ
１の計数値が（、ｎ ＋ １ ） （ｍ ＋ １ ）か
ら２（ｎ＋１）（扉＋１）−１まで増大する間に入力さ
れる１フレーム分の入力データαは先に読み出された方
のＲＡＭ ｄ内のフレームへ書き込まれ、そして先に書
き込まれたデータαが今度は読み出される。カウンタ１
は０から２（ｒＬ＋１）（、＋１）−１まで計数すると
２フレーム分計数したのであるから次のクロックαの入
力により０にリセットし、再び０から順次ふえていく。
スとはデータセレクタ３により切り替えてＲＡＭ ４の
対応アドレス入力へ与える。そこで第４図に示したよう
にデータと同時に入力クロックαが与えられると、これ
はインバータ７で反転されてクロックｂとなる。クロッ
クαに同期して第１図のフォーマ・ソトをもった入力デ
ータＣがＲＡＭ ４に入力されている。２進カウンタ１
はクロックαの立上り毎に計数を行い、その計数値は１
ず０から（ｎ ＋ １ ） （ｍ ＋ １ ） −１’
！で達する。この間データセレクタ３はクロックｂの立
下シで２進カウンタ１の計数値をそのまま書込みアドレ
スｄ（Ｗ）として出力し、かつクロックｂの立上シでＲ
ＵＭ ２の出力を読み出しアドレスｄ （ｒ）として出
力する。これによってＲＡＭ ４の１つのフレーム分の
アドレスに入力データαが書込まれ、もう一方の１フレ
ームに既に書込まれでいた１フレーム前の入力データー
が前述したような順序でよみ出される。続いてカウンタ
１の計数値が（、ｎ ＋ １ ） （ｍ ＋ １ ）か
ら２（ｎ＋１）（扉＋１）−１まで増大する間に入力さ
れる１フレーム分の入力データαは先に読み出された方
のＲＡＭ ｄ内のフレームへ書き込まれ、そして先に書
き込まれたデータαが今度は読み出される。カウンタ１
は０から２（ｒＬ＋１）（、＋１）−１まで計数すると
２フレーム分計数したのであるから次のクロックαの入
力により０にリセットし、再び０から順次ふえていく。
このようＫしてカウンタ１．ＲＯＭ２．データセレクタ
３の制御によってＲＡＭ ４へ入力さ １れた入
力データαは、１フレーム時間分遅れでその順序が変更
されてＲＡＭ ４から読み出される。
３の制御によってＲＡＭ ４へ入力さ １れた入
力データαは、１フレーム時間分遅れでその順序が変更
されてＲＡＭ ４から読み出される。
この順序の変更の仕方は今の実施例では前述したような
ものでその変更内容はＲＯｈｊ ２の内容に応じて決ま
る。次にタイミングパルス発生器８からのクロックｊは
ＲＡＩ＃ ４からの読み出しデータｅをル＋１ビット長
のシフトレジスタ５へ入力していくためのクロック信号
で、これによって捷ず。ＣＯ＊Ｉ”Ｏ＊・・・、 ｎｃ
ｏなる各タイムスロ・ソトの第１番目のビットの計が千
１ピントがシフトレジスタ５ヘセツトされた時点ｔ。で
タイミングパルス発生器８からもう１つのクロックＡな
出力する。そうするとシフトレジスタ５０内容ｌは並列
にとυ出されてル＋１ビット長のラッチ６へとシ込まれ
、各チャネルの信号ｔとしてその先頭ビットが出力され
る。続くル＋１ビットに対して着たクロックｈを入力す
ると各チャネルの２番目のビットが並列に信号ｔとして
出力され、以下同様にして各タイムスロット内のデータ
が１つづつ１つのチャネルデータとして分離され出力さ
れる。本実施例によるとチャネル分離のためのシフトレ
ジスタ５．ラッチ６は１ａ１５つで十分であって、従来
例と此べる２ハード量を大幅にへらすことができる。
ものでその変更内容はＲＯｈｊ ２の内容に応じて決ま
る。次にタイミングパルス発生器８からのクロックｊは
ＲＡＩ＃ ４からの読み出しデータｅをル＋１ビット長
のシフトレジスタ５へ入力していくためのクロック信号
で、これによって捷ず。ＣＯ＊Ｉ”Ｏ＊・・・、 ｎｃ
ｏなる各タイムスロ・ソトの第１番目のビットの計が千
１ピントがシフトレジスタ５ヘセツトされた時点ｔ。で
タイミングパルス発生器８からもう１つのクロックＡな
出力する。そうするとシフトレジスタ５０内容ｌは並列
にとυ出されてル＋１ビット長のラッチ６へとシ込まれ
、各チャネルの信号ｔとしてその先頭ビットが出力され
る。続くル＋１ビットに対して着たクロックｈを入力す
ると各チャネルの２番目のビットが並列に信号ｔとして
出力され、以下同様にして各タイムスロット内のデータ
が１つづつ１つのチャネルデータとして分離され出力さ
れる。本実施例によるとチャネル分離のためのシフトレ
ジスタ５．ラッチ６は１ａ１５つで十分であって、従来
例と此べる２ハード量を大幅にへらすことができる。
なお１以上の説明ではある１つのチャネルデータは簿＋
１ビット長の１タイムスロツト内にまとまって並べられ
ているものとし、従って多重化データの分離は各タイム
スロット毎にビット列をと９出すことであったが、多重
化の方法としてはビット単位に異るチャネルデータを並
べるものもある。即ちこの場合は第１図の例で言えばタ
イムスロットＴＳＱ 、 ＴＳｌ、 、−、ＴＳｎの第
１番目のビット。’０ ＊ １’Ｏｓ・・・、ルＣ８が
１つのチャネルデータであり、同様にタイムスロッ）
ＴＳＯ、ＴＳｌ、−、ＴＳｎの第２＋１番目のビット０
Ｃｊ１Ｃ，、・・・＊ ｎＣｊが１つのチャネルデータ
となっている（）＝０〜ｍ）。このような多重化データ
の分離の場合は第６図のＲＵＭ ２は不要で、ＲＡＭ４
に入ったデータをそのままの順にデーターとじて読み出
す。そしてシフトレジスタ５．ラッチ６をそれぞれ路＋
１ではなくｍ＋１ビツト長とし、このビット数だけシフ
トレジスタ５ヘデータがクロックｆにより入力される毎
にクロックｈでこれを並列に読み出せば、所要のチャネ
ル単位への多重化データの分離が第３図とはは同じ構成
によって行えることは明らかである。
１ビット長の１タイムスロツト内にまとまって並べられ
ているものとし、従って多重化データの分離は各タイム
スロット毎にビット列をと９出すことであったが、多重
化の方法としてはビット単位に異るチャネルデータを並
べるものもある。即ちこの場合は第１図の例で言えばタ
イムスロットＴＳＱ 、 ＴＳｌ、 、−、ＴＳｎの第
１番目のビット。’０ ＊ １’Ｏｓ・・・、ルＣ８が
１つのチャネルデータであり、同様にタイムスロッ）
ＴＳＯ、ＴＳｌ、−、ＴＳｎの第２＋１番目のビット０
Ｃｊ１Ｃ，、・・・＊ ｎＣｊが１つのチャネルデータ
となっている（）＝０〜ｍ）。このような多重化データ
の分離の場合は第６図のＲＵＭ ２は不要で、ＲＡＭ４
に入ったデータをそのままの順にデーターとじて読み出
す。そしてシフトレジスタ５．ラッチ６をそれぞれ路＋
１ではなくｍ＋１ビツト長とし、このビット数だけシフ
トレジスタ５ヘデータがクロックｆにより入力される毎
にクロックｈでこれを並列に読み出せば、所要のチャネ
ル単位への多重化データの分離が第３図とはは同じ構成
によって行えることは明らかである。
以上の説明から明らかなようＫ、本発明によれば、タイ
ムスロット数もしくはチャネル数に応じた個数のシフト
レジスタ及びラッチを用意する必要がなく、小規模な回
路構成で多重化データの分離が可能になシ、経済性、機
能面ですぐれた効果がある。
ムスロット数もしくはチャネル数に応じた個数のシフト
レジスタ及びラッチを用意する必要がなく、小規模な回
路構成で多重化データの分離が可能になシ、経済性、機
能面ですぐれた効果がある。
第１図は入力データの説明図、第２図は従来の分離装置
例を示すブロック図、第３図及び第４図は本発明の実施
例及びその動作タイムチャートである。 １・・・２進カウンタ ２・・・ＲＯＭ３・・・デ
ータセレクタ ４・・・ＲＡＭ５・・・シフトレジス
タ ６・・・ラッチ７・・・インバータ回路 ８・・・タイミングパルス発生器 ７′−ゝ。 Ｑ’−１１
例を示すブロック図、第３図及び第４図は本発明の実施
例及びその動作タイムチャートである。 １・・・２進カウンタ ２・・・ＲＯＭ３・・・デ
ータセレクタ ４・・・ＲＡＭ５・・・シフトレジス
タ ６・・・ラッチ７・・・インバータ回路 ８・・・タイミングパルス発生器 ７′−ゝ。 Ｑ’−１１
Claims (1)
- 【特許請求の範囲】 １、１フレームが複数タイムスロットから成り、各タイ
ムスロットがすべて同じ複数ビットから成るように複数
チャネルデータを多重化した多重化データを分離するた
めのチャネルデータ分離装置に於て、多重化データの２
フレーム分を格納できる書き込み及び読み出し可能なメ
モリと、入力された多重化データをその入力順に上記メ
モリに書き込みかつ該書き込みより１フレーム前に書き
込まれた多重化データを上記メモリから読み出すととも
に該読み出しに際しては多重化された各チャネルの同一
順位にあるビットが順次読み出され続いて各チャネルの
次の順位にあるビットが順次読み出されるように上記メ
モリへのアクセス制御を行うメモリアクセス制御手段と
、上記メモリから読み出されたデータを入力としかつチ
ャネル数に等しいビット数を有するシフトレジスタと、
該シフトレジスタの全ビットにデータが入力される毎に
当該ビットのすべてを各チャネルデータとして並列に出
力する出力制御手段とから成ることを特徴とするチャネ
ルデータ分離装置。 ２、前記メモリアクセス制御手段は、多重化データのビ
ットレートに等しい速度のクロックを計数するカウンタ
と、該カウンタの出力に応じて前記メモリからの読み出
しアドレスを指定するアドレス変換回路と、上記カウン
タの出力を書き込みアドレスとして上記メモリへ与えか
つ上記アドレス変換回路の出力を読み出しアドレスとし
て上記メモリへ与えるためのデータセレクタとから構成
したことを特徴とする特許請求の範囲第１項記載のチャ
ネルデータ分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14946684A JPS6129226A (ja) | 1984-07-20 | 1984-07-20 | チヤネルデ−タ分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14946684A JPS6129226A (ja) | 1984-07-20 | 1984-07-20 | チヤネルデ−タ分離装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129226A true JPS6129226A (ja) | 1986-02-10 |
Family
ID=15475750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14946684A Pending JPS6129226A (ja) | 1984-07-20 | 1984-07-20 | チヤネルデ−タ分離装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129226A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174840A (ja) * | 1985-01-30 | 1986-08-06 | Nec Corp | 分離回路 |
| JPS62189946A (ja) * | 1986-02-13 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 小型モータの製造方法 |
| EP0483904A2 (de) * | 1990-10-29 | 1992-05-06 | Philips Patentverwaltung GmbH | Demultiplexer für ein isochrones Multiplexsignal |
| US5930124A (en) * | 1996-12-13 | 1999-07-27 | Toko, Inc. | Switching power supply |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS561638A (en) * | 1979-06-19 | 1981-01-09 | Fujitsu Ltd | Isolating system for multiple signal |
-
1984
- 1984-07-20 JP JP14946684A patent/JPS6129226A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS561638A (en) * | 1979-06-19 | 1981-01-09 | Fujitsu Ltd | Isolating system for multiple signal |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174840A (ja) * | 1985-01-30 | 1986-08-06 | Nec Corp | 分離回路 |
| JPS62189946A (ja) * | 1986-02-13 | 1987-08-19 | Matsushita Electric Ind Co Ltd | 小型モータの製造方法 |
| EP0483904A2 (de) * | 1990-10-29 | 1992-05-06 | Philips Patentverwaltung GmbH | Demultiplexer für ein isochrones Multiplexsignal |
| US5276689A (en) * | 1990-10-29 | 1994-01-04 | U.S. Philips Corporation | Demultiplexer for an isochronous multiplex signal |
| US5930124A (en) * | 1996-12-13 | 1999-07-27 | Toko, Inc. | Switching power supply |
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