JPS61174840A - 分離回路 - Google Patents
分離回路Info
- Publication number
- JPS61174840A JPS61174840A JP1574685A JP1574685A JPS61174840A JP S61174840 A JPS61174840 A JP S61174840A JP 1574685 A JP1574685 A JP 1574685A JP 1574685 A JP1574685 A JP 1574685A JP S61174840 A JPS61174840 A JP S61174840A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- parallel
- signal
- clocks
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、分離装置に関し、詳しくは、従属同期による
多重化伝送システ上で、送出する基準となるマスターク
ロックと、従属側装置から受信した受信１＃号と、その
受信信号から抽出した受信クロックがあり、その受信信
号を基準クロックの位相に合わせて各チャネル信号に分
離する分離回路に関する。
多重化伝送システ上で、送出する基準となるマスターク
ロックと、従属側装置から受信した受信１＃号と、その
受信信号から抽出した受信クロックがあり、その受信信
号を基準クロックの位相に合わせて各チャネル信号に分
離する分離回路に関する。
従来の技術
従来、このような分離回路では、第５図に示すよう忙、
受信信号からディジタルＰＬＬ （ＤＰＬＬ）２１によ
り受信クロックを抽出し、ビットバッフ７２２によりそ
の受信クロック位相から基準クロック位相に位相合せを
行った後、基準クロックの基に分離回路スで受信した多
重化信号を各チャネル信号に分離を行っていた。
受信信号からディジタルＰＬＬ （ＤＰＬＬ）２１によ
り受信クロックを抽出し、ビットバッフ７２２によりそ
の受信クロック位相から基準クロック位相に位相合せを
行った後、基準クロックの基に分離回路スで受信した多
重化信号を各チャネル信号に分離を行っていた。
発明が解決しようとする問題点
しかしながら、このピットバッファｎでは、伝送路長に
よる遅延により基準クロックによる送出クロック位相と
、受信クロック位相が変化し、この位相差を検出して、
基準クロックへの位相合わせを行わなければならない。
よる遅延により基準クロックによる送出クロック位相と
、受信クロック位相が変化し、この位相差を検出して、
基準クロックへの位相合わせを行わなければならない。
この時、この位相差によって位相制御を行う場合に、ピ
ットス゛リップが発生する場合がある。
ットス゛リップが発生する場合がある。
本発明は従来の上記欠点を除去する為になされたもので
あり、従って本発明の目的は、受信クロツクから正しく
基準クロック位相に合わせて、受信多重化信号を各チャ
ネル信号に分離することができる新規な分離回路を提供
すること忙ある。
あり、従って本発明の目的は、受信クロツクから正しく
基準クロック位相に合わせて、受信多重化信号を各チャ
ネル信号に分離することができる新規な分離回路を提供
すること忙ある。
問題点を解決するための手段
上記目的を達成する為に、本発明に係る分離回路は、従
属同期による多重化伝送システムで、送出する基準とな
るマスタクロックと、従属側装置から受信した信号と、
その信号から抽出した受信クロックがあり、受信した多
重化信号を各チャネル毎に前記受信クロックで直列／並
列変換を行う手段と、並列変換された各チャネル信号を
基準クロックで並列受信しこの並列信号を直列信号に変
換して分離を行う手段とを具備して構成される。
属同期による多重化伝送システムで、送出する基準とな
るマスタクロックと、従属側装置から受信した信号と、
その信号から抽出した受信クロックがあり、受信した多
重化信号を各チャネル毎に前記受信クロックで直列／並
列変換を行う手段と、並列変換された各チャネル信号を
基準クロックで並列受信しこの並列信号を直列信号に変
換して分離を行う手段とを具備して構成される。
発明の実施例
次に本発明をその好ましい一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
第３図は、本発明を適用する分離回路を有する回線終端
装置の機能構成概略図である。ここで、ＬＴは伝送路終
端部、 ＣＴは回線終端部、ＩＮＦは宅内機器インタフ
ェース部をそれぞれ示す。宅内機器インタフェース部Ｉ
ＮＦ内に本発明に係る分離回路が含まれている。この構
成において、通信容量として、ｌ５ＤＮベーシツクアク
セスのだめの２８＋Ｄを考えると、宅内機器インタフェ
ース部ＩＮＦと回線終端部ＣＴ間の信号例として第４図
に示す構成が考えられる。ここでＢｌ、Ｂ２は６４ ｋ
ｂ／ｓの情報チャネル、Ｄは１６ ｋｂ／ｓの信号チャ
ネル、６４には網のクロックに従属した６４ ＫＨｚの
クロック、ｆは端末インタフェースのフレーム周期表示
の４ ＫＨｚクロックでおる。
装置の機能構成概略図である。ここで、ＬＴは伝送路終
端部、 ＣＴは回線終端部、ＩＮＦは宅内機器インタフ
ェース部をそれぞれ示す。宅内機器インタフェース部Ｉ
ＮＦ内に本発明に係る分離回路が含まれている。この構
成において、通信容量として、ｌ５ＤＮベーシツクアク
セスのだめの２８＋Ｄを考えると、宅内機器インタフェ
ース部ＩＮＦと回線終端部ＣＴ間の信号例として第４図
に示す構成が考えられる。ここでＢｌ、Ｂ２は６４ ｋ
ｂ／ｓの情報チャネル、Ｄは１６ ｋｂ／ｓの信号チャ
ネル、６４には網のクロックに従属した６４ ＫＨｚの
クロック、ｆは端末インタフェースのフレーム周期表示
の４ ＫＨｚクロックでおる。
ここで、宅内機器インタフェース部ＩＮＦでは回線終端
部ＣＴから情報チャネルＢｌ、Ｂ２と信号チャネルＤを
受信して多重化し、ＣＣＩＴＴ勧告１．４３０準拠の７
レームを構成して端末装置へ送出する。端末装置では、
このフレームを受信するとともに、１、４３０ Ｋ従っ
て回線終端装置へフレームを送出してくる。回線終端装
置では、端末装置からのこの１、 ／！！３０１ｃ従っ
たフレームを受信して、宅内機器インタフェース部ＩＮ
Ｆで各チャネル信号Ｂｌ、Ｂ２゜Ｄに分離する。この分
離回路の構成を第４図に示す（ここでは情報チャネルＢ
ｌ、Ｂ２の分離回路のみを示す）。即ち第１図は本発明
に係る分離回路の一実施例を示すブロック構成図であり
、その動作タイムチャートを第５図に示す。ただし、こ
こではＢ１．Ｂ２チャネルのみ（限り、方式の概念を説
明するために１．４３０フレーム構成を省略している。
部ＣＴから情報チャネルＢｌ、Ｂ２と信号チャネルＤを
受信して多重化し、ＣＣＩＴＴ勧告１．４３０準拠の７
レームを構成して端末装置へ送出する。端末装置では、
このフレームを受信するとともに、１、４３０ Ｋ従っ
て回線終端装置へフレームを送出してくる。回線終端装
置では、端末装置からのこの１、 ／！！３０１ｃ従っ
たフレームを受信して、宅内機器インタフェース部ＩＮ
Ｆで各チャネル信号Ｂｌ、Ｂ２゜Ｄに分離する。この分
離回路の構成を第４図に示す（ここでは情報チャネルＢ
ｌ、Ｂ２の分離回路のみを示す）。即ち第１図は本発明
に係る分離回路の一実施例を示すブロック構成図であり
、その動作タイムチャートを第５図に示す。ただし、こ
こではＢ１．Ｂ２チャネルのみ（限り、方式の概念を説
明するために１．４３０フレーム構成を省略している。
第４図、第５図を参照するに、第２図Ｃに示す如き受信
データを、ディジタルＰＬＬ （ＤＰＬＬ） １から出
力される受信クロックによシフトレジスタ３に入力せし
め、各チャネルの直／並列変換ラッチクロックｅ、ｆで
ラッチ回路５．６にラッチし受信した多重化信号を各チ
ャネル毎に受信クロックで直列／並列変換を行う。ラッ
チ回路５．６から出力されるＢ１ラッチ出力ｇ、Ｂ２ラ
ッチ出力りは。
データを、ディジタルＰＬＬ （ＤＰＬＬ） １から出
力される受信クロックによシフトレジスタ３に入力せし
め、各チャネルの直／並列変換ラッチクロックｅ、ｆで
ラッチ回路５．６にラッチし受信した多重化信号を各チ
ャネル毎に受信クロックで直列／並列変換を行う。ラッ
チ回路５．６から出力されるＢ１ラッチ出力ｇ、Ｂ２ラ
ッチ出力りは。
受信クロックから基準クロックへの位相合せに、時間マ
ージンを増大させて、マスタクロック６４ＫＫ基いてク
ロック発生回路１１によシ出力される基準側クロック１
によりクロック１に位相を合せられてラッチ回路７．８
にラッチされる。ラッチ回路７．８にラッチされた各チ
ャネルのデータはそれぞれ出力信号Ｊ、にとなってロー
ドクロックｌによりそれぞれシフトレジスタ９．ＩＯＫ
入力され、並列／直列変換されてシフトレジスタ９，１
０からＢ１直列信号ｍ、Ｂ２直列信号ｎとして出力され
る。
ージンを増大させて、マスタクロック６４ＫＫ基いてク
ロック発生回路１１によシ出力される基準側クロック１
によりクロック１に位相を合せられてラッチ回路７．８
にラッチされる。ラッチ回路７．８にラッチされた各チ
ャネルのデータはそれぞれ出力信号Ｊ、にとなってロー
ドクロックｌによりそれぞれシフトレジスタ９．ＩＯＫ
入力され、並列／直列変換されてシフトレジスタ９，１
０からＢ１直列信号ｍ、Ｂ２直列信号ｎとして出力され
る。
発明の効果
以上水したように１本発明によれば、受信クロックから
基準クロックへの位相合せを、受信クロックで各チャネ
ル信号を分離並列化することによシ、時間マージンを増
大させているためにビットスリップもなく、受信した多
重化信号を正常に基準クロックにより各チャネル信号に
分離することが可能となる。
基準クロックへの位相合せを、受信クロックで各チャネ
ル信号を分離並列化することによシ、時間マージンを増
大させているためにビットスリップもなく、受信した多
重化信号を正常に基準クロックにより各チャネル信号に
分離することが可能となる。
第１図は本発明を通用した分離回路の一実施例を示すブ
ロック構成図、第２図は第１図に示した実施例の動作タ
イムチャート、第３図は本発明を適用する分離回路を有
する回線終端装置の機能構成概略図、第４図は宅内機器
インタフェース部と回線終端部間の信号例を示す概略図
、第５図は従来におけるこの種の分離回路のブロック図
である。 １．２１・・・ＤＰＬＬ、 ２・・・フレーム同期回
路、３゜９．１０・・・シフトレジスタ、４．１１・・
・クロック発生回路、５〜８・・・ラッチ回路、ｎ・・
・ビットバック乙ｎ・・・分離回路、ＩＮＦ・・・宅内
機器インタフェース凰ＣＴ・・・回線終端部、ＬＴ・・
・伝送路終端部特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 第３図 第５図
ロック構成図、第２図は第１図に示した実施例の動作タ
イムチャート、第３図は本発明を適用する分離回路を有
する回線終端装置の機能構成概略図、第４図は宅内機器
インタフェース部と回線終端部間の信号例を示す概略図
、第５図は従来におけるこの種の分離回路のブロック図
である。 １．２１・・・ＤＰＬＬ、 ２・・・フレーム同期回
路、３゜９．１０・・・シフトレジスタ、４．１１・・
・クロック発生回路、５〜８・・・ラッチ回路、ｎ・・
・ビットバック乙ｎ・・・分離回路、ＩＮＦ・・・宅内
機器インタフェース凰ＣＴ・・・回線終端部、ＬＴ・・
・伝送路終端部特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部 第３図 第５図
Claims (1)
- 従属同期による多重化伝送システムにおいて、送出する
基準となるマスタークロックと、従属側装置から受信し
た信号と、その信号から抽出した受信クロックがあり、
受信した多重化信号を各チャネル毎に受信クロックで直
列／並列変換を行う手段と、前記並列変換された各チャ
ネル信号を基準クロックで並列受信しこの並列信号を直
列信号に変換して分離を行う手段とを有することを特徴
とした分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015746A JPH0666739B2 (ja) | 1985-01-30 | 1985-01-30 | 分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015746A JPH0666739B2 (ja) | 1985-01-30 | 1985-01-30 | 分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61174840A true JPS61174840A (ja) | 1986-08-06 |
| JPH0666739B2 JPH0666739B2 (ja) | 1994-08-24 |
Family
ID=11897327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015746A Expired - Lifetime JPH0666739B2 (ja) | 1985-01-30 | 1985-01-30 | 分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666739B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129226A (ja) * | 1984-07-20 | 1986-02-10 | Hitachi Ltd | チヤネルデ−タ分離装置 |
-
1985
- 1985-01-30 JP JP60015746A patent/JPH0666739B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129226A (ja) * | 1984-07-20 | 1986-02-10 | Hitachi Ltd | チヤネルデ−タ分離装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666739B2 (ja) | 1994-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61135243A (ja) | 多重伝送方法 | |
| JPH0243836A (ja) | 同期多重方式 | |
| JPH05167551A (ja) | 同期通信システムにおけるポインターの付け替え方式 | |
| JPH07297803A (ja) | データ速度変換装置 | |
| JPH0113663B2 (ja) | ||
| JPS61174840A (ja) | 分離回路 | |
| JPS59161948A (ja) | 時分割多重装置 | |
| JPS5911222B2 (ja) | マルチフレ−ム同期方式 | |
| JP2504028B2 (ja) | 中継装置 | |
| JPS6360636A (ja) | 多重分離方式 | |
| US5339308A (en) | Signal size judging apparatus | |
| JP3036856B2 (ja) | 回線アダプタ装置 | |
| JPH0530069A (ja) | 制御信号伝送方式 | |
| JP2671778B2 (ja) | 同期多重化装置 | |
| JPS588781B2 (ja) | 多重化フレ−ム同期方式 | |
| JPH0394533A (ja) | 時分割多重化装置の伝送回路 | |
| JPH0194731A (ja) | 時分割多重化装置 | |
| JPH02152344A (ja) | ループ形多重化装置 | |
| JPH03283730A (ja) | Ａｄｐｃｍチャネルタンデム接続方式 | |
| JPH04287589A (ja) | 映像信号多重方式 | |
| JPS62265829A (ja) | スタツフ同期方式 | |
| JPH0783323B2 (ja) | 多重分離変換装置 | |
| JPH0282830A (ja) | データ変換中継方式 | |
| JPH0983610A (ja) | 回線インタフェース変換器 | |
| JPH0642651B2 (ja) | 多重分離方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |