JPH07297803A - データ速度変換装置 - Google Patents
データ速度変換装置Info
- Publication number
- JPH07297803A JPH07297803A JP6091827A JP9182794A JPH07297803A JP H07297803 A JPH07297803 A JP H07297803A JP 6091827 A JP6091827 A JP 6091827A JP 9182794 A JP9182794 A JP 9182794A JP H07297803 A JPH07297803 A JP H07297803A
- Authority
- JP
- Japan
- Prior art keywords
- data
- speed
- bits
- sec
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 ＣＣＩＴＴ勧告のＶシリーズインタフェース
データ端末からのデータをＶ．１１０勧告に従って中間
速度に変換後、ＰＣＭハイウェイ上にて多重化する場
合、多重化効率を向上可能とする。 【構成】 データ端末０１からのデータをＶ．１１０速
度変換回路１１にて中間速度に変換し、この変換信号を
第２の速度変換回路１３でデータビット、制御ビット、
フレーム同期情報ビットのみを抽出してこれ等抽出ビッ
トをマルチフレーム構成としてＰＣＭハイウェイ上に伝
送するようにする。受信時には逆変換を行うことで、伝
送多重効率が向上する。尚、データ端末０１が１４．４
Kbit/secの同期式以外の場合には、セレクタ１２，１４
にて第２の速度変換回路１３をバイパイスしておく。
データ端末からのデータをＶ．１１０勧告に従って中間
速度に変換後、ＰＣＭハイウェイ上にて多重化する場
合、多重化効率を向上可能とする。 【構成】 データ端末０１からのデータをＶ．１１０速
度変換回路１１にて中間速度に変換し、この変換信号を
第２の速度変換回路１３でデータビット、制御ビット、
フレーム同期情報ビットのみを抽出してこれ等抽出ビッ
トをマルチフレーム構成としてＰＣＭハイウェイ上に伝
送するようにする。受信時には逆変換を行うことで、伝
送多重効率が向上する。尚、データ端末０１が１４．４
Kbit/secの同期式以外の場合には、セレクタ１２，１４
にて第２の速度変換回路１３をバイパイスしておく。
Description
【０００１】
【産業上の利用分野】本発明はデータ速度変換装置に関
し、特にＣＣＩＴＴ（国際電信電話諮問委員会）勧告の
Ｖシリーズインタフェースデータ端末のデータを交換機
のＰＣＭハイウェイ上で多重化して伝送するためのデー
タ速度変換装置に関するものである。
し、特にＣＣＩＴＴ（国際電信電話諮問委員会）勧告の
Ｖシリーズインタフェースデータ端末のデータを交換機
のＰＣＭハイウェイ上で多重化して伝送するためのデー
タ速度変換装置に関するものである。
【０００２】
【従来の技術】ＣＣＩＴＴのＶ．１１０勧告で示されて
いる速度変換方式があり、この方式は図９に示す如く３
つの機能ブロックにより実現されている。ＲＡ０機能部
００１では、非同期端末からのデータを図１０に示す２
N ×６００bit/sec （Ｎ＝０〜５）の速度に変換する。
いる速度変換方式があり、この方式は図９に示す如く３
つの機能ブロックにより実現されている。ＲＡ０機能部
００１では、非同期端末からのデータを図１０に示す２
N ×６００bit/sec （Ｎ＝０〜５）の速度に変換する。
【０００３】ＲＡ１機能部００２では、同期端末（１
９．２Kbit/sec以下）のデータまたはＲＡ０機能部００
１において２N ×６００bit/sec に変換されたデータ
を、図１１に示す関係によって２K ×８Kbit/sec（Ｋ＝
０〜２）の中間速度へ、図１２〜１６に示す整合フレー
ムにより速度変換を行う。
９．２Kbit/sec以下）のデータまたはＲＡ０機能部００
１において２N ×６００bit/sec に変換されたデータ
を、図１１に示す関係によって２K ×８Kbit/sec（Ｋ＝
０〜２）の中間速度へ、図１２〜１６に示す整合フレー
ムにより速度変換を行う。
【０００４】ＲＡ２機能部００３では、２K ×８Kbit/s
ecに変換されたデータを図１７に示す態様に従って６４
Kbit/secに変換する。
ecに変換されたデータを図１７に示す態様に従って６４
Kbit/secに変換する。
【０００５】
【発明が解決しようとする課題】この様な従来の速度変
換方式では、図１５に示す速度の整合フレームには、Ｆ
ビット（フィリングビット：Ｆｉｌｌｉｎｇ ｂｉｔ
ｓ）という実際に送受信する有意データビット以外のビ
ットが含まれているために、本速度のデータ端末からの
データを多重化したとき、特に多くの端末からのデータ
を多重化したとき、Ｆビットの総ビット数で端末１台ま
たは数台分のビット数を占有することになり、伝送路の
多重化効率が低下するという欠点がある。
換方式では、図１５に示す速度の整合フレームには、Ｆ
ビット（フィリングビット：Ｆｉｌｌｉｎｇ ｂｉｔ
ｓ）という実際に送受信する有意データビット以外のビ
ットが含まれているために、本速度のデータ端末からの
データを多重化したとき、特に多くの端末からのデータ
を多重化したとき、Ｆビットの総ビット数で端末１台ま
たは数台分のビット数を占有することになり、伝送路の
多重化効率が低下するという欠点がある。
【０００６】本発明の目的は、不要ビットを排除して有
意ビットのみを伝送可能として効率的な多重伝送を行う
ようにしたデータ速度変換装置を提供することである。
意ビットのみを伝送可能として効率的な多重伝送を行う
ようにしたデータ速度変換装置を提供することである。
【０００７】
【課題を解決するための手段】本発明によるデータ速度
変換装置は、ＣＣＩＴＴ勧告のＶシリーズインタフェー
スデータ端末からのデータをＶ．１１０勧告に示される
変換方式に従って中間速度を有するデータに速度変換を
行う第１の速度変換手段と、この変換後の変換信号中の
データビット、制御ビット及びフレーム同期情報ビット
を選択的に抽出してこれ等抽出ビットをマルチフレーム
構成に編成しつつ高速を有するデータに変換してハイウ
ェイ伝送路へ送出する第２の速度変換手段とを含むこと
を特徴とする。
変換装置は、ＣＣＩＴＴ勧告のＶシリーズインタフェー
スデータ端末からのデータをＶ．１１０勧告に示される
変換方式に従って中間速度を有するデータに速度変換を
行う第１の速度変換手段と、この変換後の変換信号中の
データビット、制御ビット及びフレーム同期情報ビット
を選択的に抽出してこれ等抽出ビットをマルチフレーム
構成に編成しつつ高速を有するデータに変換してハイウ
ェイ伝送路へ送出する第２の速度変換手段とを含むこと
を特徴とする。
【０００８】
【作用】ＣＣＩＴＴ，Ｖ．１１０勧告の速度変換方式に
より中間速度に変換された信号から、有意ビット（デー
タビット、制御ビット、フレーム同期情報ビット）のみ
を選択的に抽出して、高速のマルチフレームに組直しつ
つＰＣＭハイウェイ伝送路へ送出するようにしたもので
ある。これにより、不要なＦビットは除去されるので、
伝送効率が向上する。
より中間速度に変換された信号から、有意ビット（デー
タビット、制御ビット、フレーム同期情報ビット）のみ
を選択的に抽出して、高速のマルチフレームに組直しつ
つＰＣＭハイウェイ伝送路へ送出するようにしたもので
ある。これにより、不要なＦビットは除去されるので、
伝送効率が向上する。
【０００９】
【実施例】次に、本発明の実施例について図面を用いて
詳述する。
詳述する。
【００１０】図１は本発明の実施例の概略ブロック図で
ある。図１において、ＣＣＩＴＴ勧告のＶシリーズイン
タフェースデータ端末０１のデータ及び制御信号は速度
変換手段０２により速度変換され、６４Kbit/secの伝送
レートのＰＣＭハイウェイに収容される。
ある。図１において、ＣＣＩＴＴ勧告のＶシリーズイン
タフェースデータ端末０１のデータ及び制御信号は速度
変換手段０２により速度変換され、６４Kbit/secの伝送
レートのＰＣＭハイウェイに収容される。
【００１１】ここで、速度変換部０２には、データ端末
０１の速度と同期／非同期方式の情報が予め与えられて
おり、その情報により次の２つの動作を行う。
０１の速度と同期／非同期方式の情報が予め与えられて
おり、その情報により次の２つの動作を行う。
【００１２】（１）データ端末０１が同期式、１４．４
Kbit/secの速度の場合；データ端末０１のデータと制御
信号２１とをＶ．１１０速度変換回路１１により、従来
の方式であるＣＣＩＴＴ，Ｖ．１１０勧告の変換方式に
従い、図２に示す整合フレームの中間速度３２Kbit/sec
の信号２２に変換する。次に、この信号２２を選択回路
１２により信号２３として速度変換回路１３に送る。
Kbit/secの速度の場合；データ端末０１のデータと制御
信号２１とをＶ．１１０速度変換回路１１により、従来
の方式であるＣＣＩＴＴ，Ｖ．１１０勧告の変換方式に
従い、図２に示す整合フレームの中間速度３２Kbit/sec
の信号２２に変換する。次に、この信号２２を選択回路
１２により信号２３として速度変換回路１３に送る。
【００１３】速度変換回路１３は信号２３のフレームパ
ターンを検出して同期を取り、有意ビットＤ１〜Ｄ３
６，Ｓ１，Ｓ３，Ｓ４，Ｓ６，Ｓ８，Ｓ９，Ｘビットを
夫々抽出し、図３に示すマルチフレームを組み、ＰＣＭ
ハイウェイに同期した信号２４に変換する。この信号２
４は選択回路１４により選択されてＰＣＭハイウェイ上
に出力される。
ターンを検出して同期を取り、有意ビットＤ１〜Ｄ３
６，Ｓ１，Ｓ３，Ｓ４，Ｓ６，Ｓ８，Ｓ９，Ｘビットを
夫々抽出し、図３に示すマルチフレームを組み、ＰＣＭ
ハイウェイに同期した信号２４に変換する。この信号２
４は選択回路１４により選択されてＰＣＭハイウェイ上
に出力される。
【００１４】逆にＰＣＭハイウェイから選択回路１４を
経て、図３に示すマルチフレームに組まれた信号２４
を、速度変換回路１３が受信すると、マルチフレームパ
ターンを検出し同期を取り、有意ビットを抽出して図２
に示す整合フレームを組み信号２３に変換する。この信
号２３は選択回路１２を経て信号２２としてＶ．１１０
速度変換回路１１によりＣＣＩＴＴ、Ｖ．１１０勧告の
変換方式により、変換されてデータ端末０１にデータと
制御信号２１として送られる。
経て、図３に示すマルチフレームに組まれた信号２４
を、速度変換回路１３が受信すると、マルチフレームパ
ターンを検出し同期を取り、有意ビットを抽出して図２
に示す整合フレームを組み信号２３に変換する。この信
号２３は選択回路１２を経て信号２２としてＶ．１１０
速度変換回路１１によりＣＣＩＴＴ、Ｖ．１１０勧告の
変換方式により、変換されてデータ端末０１にデータと
制御信号２１として送られる。
【００１５】尚、本発明では図２に示される整合フレー
ムの中のＥビット（速度情報ビット）については使用せ
ず、速度情報は予め通信者間で合意をとって行うことを
前提としＦビットと同様に伝送しない。
ムの中のＥビット（速度情報ビット）については使用せ
ず、速度情報は予め通信者間で合意をとって行うことを
前提としＦビットと同様に伝送しない。
【００１６】（２）データ端末０１が同期式の１４．４
Kbit/sec以外の仕様の場合；同期式１４．４Kbit/sec以
外のデータ端末０１のデータと制御信号２１はＶ．１１
０速度変換回路１１によりＣＣＩＴＴ，Ｖ．１１０の勧
告の変換方式で同様に変換されて、信号２２として送出
されるが、図２の整合フレームで示される３２Kbit/sec
の中間速度の信号とは異なるため、選択回路１２により
選択して、速度変換回路１３を通らない信号２５として
選択回路１４を経由し、ＰＣＭハイウェイ上に出力す
る。
Kbit/sec以外の仕様の場合；同期式１４．４Kbit/sec以
外のデータ端末０１のデータと制御信号２１はＶ．１１
０速度変換回路１１によりＣＣＩＴＴ，Ｖ．１１０の勧
告の変換方式で同様に変換されて、信号２２として送出
されるが、図２の整合フレームで示される３２Kbit/sec
の中間速度の信号とは異なるため、選択回路１２により
選択して、速度変換回路１３を通らない信号２５として
選択回路１４を経由し、ＰＣＭハイウェイ上に出力す
る。
【００１７】逆に、端末０１が１４．４Kbit/secの同期
式のデータ端末ではないとき、ＰＣＭハイウェイからの
信号は選択回路１４にて選択されて信号２５として選択
回路１２を経由して、Ｖ．１１０速度変換回路１１によ
り変換されてデータ端末０１に送出される。
式のデータ端末ではないとき、ＰＣＭハイウェイからの
信号は選択回路１４にて選択されて信号２５として選択
回路１２を経由して、Ｖ．１１０速度変換回路１１によ
り変換されてデータ端末０１に送出される。
【００１８】以下に、速度変換回路１３の具体例の詳細
について、図４〜図７を参照して説明する。図１の信号
２３の例を図４（Ａ）に示しており、図４（Ａ）に示す
如く、信号２３は図２に示したフレーム構成のビット列
を４ビットずつまとめ、４ビットの「１」を加えて計８
ビットで８KHz の周期で伝送される信号であり、有意情
報の速度は４bit ×８KHz ＝３２Kbit/secである。
について、図４〜図７を参照して説明する。図１の信号
２３の例を図４（Ａ）に示しており、図４（Ａ）に示す
如く、信号２３は図２に示したフレーム構成のビット列
を４ビットずつまとめ、４ビットの「１」を加えて計８
ビットで８KHz の周期で伝送される信号であり、有意情
報の速度は４bit ×８KHz ＝３２Kbit/secである。
【００１９】図４（Ｂ）は図１の信号２４を図４（Ａ）
と同様な形式で表したものである。図４（Ｂ）に示すよ
うに、信号２４は図３に示した８ビット毎の各フレーム
が８KHz の周期で伝送される信号であり、有意情報の速
度は３bit ×８KHz ＝２４Kbit/secである。
と同様な形式で表したものである。図４（Ｂ）に示すよ
うに、信号２４は図３に示した８ビット毎の各フレーム
が８KHz の周期で伝送される信号であり、有意情報の速
度は３bit ×８KHz ＝２４Kbit/secである。
【００２０】ここで、図１の選択回路１２から選択回路
１４の方向を送信方向、その逆を受信方向として、以下
図５の速度変換回路１３の詳細ブロック図を用いて説明
する。
１４の方向を送信方向、その逆を受信方向として、以下
図５の速度変換回路１３の詳細ブロック図を用いて説明
する。
【００２１】送信方向の動作について図６を参照して先
ず説明する。送信マルチフレーム同期検出回路１０１は
信号２３の各フレームの最初の４ビットのみ抽出し、こ
れを連続のシリアル信号として扱い、連続する８つの
「Ｑ」を検出する。連続する８つの「Ｑ」が検出される
と、次に続く信号を８ビットずつに区切り、これを１つ
のフレームとして、図２に示すフレーム構成となること
を前提に９つのフレームの各々の最初のビットが「１」
であるかを監視する。
ず説明する。送信マルチフレーム同期検出回路１０１は
信号２３の各フレームの最初の４ビットのみ抽出し、こ
れを連続のシリアル信号として扱い、連続する８つの
「Ｑ」を検出する。連続する８つの「Ｑ」が検出される
と、次に続く信号を８ビットずつに区切り、これを１つ
のフレームとして、図２に示すフレーム構成となること
を前提に９つのフレームの各々の最初のビットが「１」
であるかを監視する。
【００２２】その結果２回連続して正しくフレームパタ
ーンが構成されていることを検出すると、送信フレーム
同期検出信号１０２を送信タイミング生成回１０３へ送
出する。送信タイミング生成回路１０３は、送信フレー
ム同期信号１０２を受信するとレジスタ１０４とレジス
タ１０５へ図６に示すタイミングでデータを蓄えるよう
にラッチ信号１０５，１０６を送出する。
ーンが構成されていることを検出すると、送信フレーム
同期検出信号１０２を送信タイミング生成回１０３へ送
出する。送信タイミング生成回路１０３は、送信フレー
ム同期信号１０２を受信するとレジスタ１０４とレジス
タ１０５へ図６に示すタイミングでデータを蓄えるよう
にラッチ信号１０５，１０６を送出する。
【００２３】一方、送信タイミング生成回路１０３は送
信マルチフレーム編成回路１０７へ図１６に示すタイミ
ングでレジスタ１０４，１０５からデータをロードする
ロード信号１０８とレジスタ選択信号１０９とを送出す
る。送信マルチフレーム編成回路１０７はロード信号１
０８とレジスタ選択信号１０９とを受信して、レジスタ
１０４，１０５からデータを読み出して、図３に示した
マルチフレームパターン構成に編成して図６に示す信号
２４として送信する。
信マルチフレーム編成回路１０７へ図１６に示すタイミ
ングでレジスタ１０４，１０５からデータをロードする
ロード信号１０８とレジスタ選択信号１０９とを送出す
る。送信マルチフレーム編成回路１０７はロード信号１
０８とレジスタ選択信号１０９とを受信して、レジスタ
１０４，１０５からデータを読み出して、図３に示した
マルチフレームパターン構成に編成して図６に示す信号
２４として送信する。
【００２４】受信方向の動作について図７を参照して説
明する。受信マルチフレーム同期検出回路２０１は信号
２４の各フレームの最初の３ビットを監視し、最初の３
ビットが全て「０」のフレームを検出すると、次のフレ
ームの最初の１ビットが「０」であり、その次のフレー
ムの最初の１ビットが「１」であり、その次の１フレー
ム置いた次のフレームの最初の１ビットが「１」であ
り、というように図３に示すマルチフレームパターンを
構成するビット位置を監視する。
明する。受信マルチフレーム同期検出回路２０１は信号
２４の各フレームの最初の３ビットを監視し、最初の３
ビットが全て「０」のフレームを検出すると、次のフレ
ームの最初の１ビットが「０」であり、その次のフレー
ムの最初の１ビットが「１」であり、その次の１フレー
ム置いた次のフレームの最初の１ビットが「１」であ
り、というように図３に示すマルチフレームパターンを
構成するビット位置を監視する。
【００２５】その結果、２回連続して、正しくフレーム
パターンが構成されていることを検出すると、受信フレ
ーム同期検出信号２０２を受信タイミング生成回路２０
３へ送出する。受信タイミング生成回路２０３は、受信
フレーム同期検出信号２０２を受信すると、レジスタ２
０４，２０５，２０６，２０７へ図７に示すタイミング
でデータを蓄えるように、ラッチ信号２０８，２０９，
２１０，２１１を各々順次送出する。
パターンが構成されていることを検出すると、受信フレ
ーム同期検出信号２０２を受信タイミング生成回路２０
３へ送出する。受信タイミング生成回路２０３は、受信
フレーム同期検出信号２０２を受信すると、レジスタ２
０４，２０５，２０６，２０７へ図７に示すタイミング
でデータを蓄えるように、ラッチ信号２０８，２０９，
２１０，２１１を各々順次送出する。
【００２６】一方、受信タイミング生成回路２０３は受
信マルチフレーム編成回路２１２へ図７に示すタイミン
グでレジスタ２０４，２０５，２０６，２０７からデー
タをロードするロード信号２１３とレジスタ選択信号２
１４とを送出する。受信マルチフレーム編成回路２１２
はロード信号２１３とレジスタ選択信号２１４とを受信
して、レジスタ２０４，２０５，２０６，２０７からデ
ータを読み出して、図２に示したマルチフレームパター
ン構成に編成して図７に示す信号２３として送出する。
信マルチフレーム編成回路２１２へ図７に示すタイミン
グでレジスタ２０４，２０５，２０６，２０７からデー
タをロードするロード信号２１３とレジスタ選択信号２
１４とを送出する。受信マルチフレーム編成回路２１２
はロード信号２１３とレジスタ選択信号２１４とを受信
して、レジスタ２０４，２０５，２０６，２０７からデ
ータを読み出して、図２に示したマルチフレームパター
ン構成に編成して図７に示す信号２３として送出する。
【００２７】図８（Ａ）は本発明の速度変換方式を用い
て速度変換した信号を多重した場合であり、図８（Ｂ）
は本発明の速度変換方式を用いず速度変換した信号を多
重した場合の伝送路（ＰＣＭハイウェイ）の使用状態を
示したものである。
て速度変換した信号を多重した場合であり、図８（Ｂ）
は本発明の速度変換方式を用いず速度変換した信号を多
重した場合の伝送路（ＰＣＭハイウェイ）の使用状態を
示したものである。
【００２８】図８（Ａ）では同期式１４．４Kbit/secの
信号は、２４Kbit/secで３ビットを占有し、図８（Ｂ）
では３２Kbit/secで４ビットを占有する。従って、図８
（Ａ）では１６Kbit/sec分で９．６Kbit/sec同期データ
端末を１台収容できる。
信号は、２４Kbit/secで３ビットを占有し、図８（Ｂ）
では３２Kbit/secで４ビットを占有する。従って、図８
（Ａ）では１６Kbit/sec分で９．６Kbit/sec同期データ
端末を１台収容できる。
【００２９】更に、詳しく述べると、伝送路（ＰＣＭハ
イウェイ）は８bit ×８KHz ＝６４Kbit/secの帯域を持
つ。ここで、図４に示した従来の方式の各フレームは左
側の４ビットのみが有意義情報であるから、この４ビッ
トのみを抽出し、他の回線の４ビットを多重して計８ビ
ットとして６４Kbit/secにしたのが図８（Ｂ）となる。
イウェイ）は８bit ×８KHz ＝６４Kbit/secの帯域を持
つ。ここで、図４に示した従来の方式の各フレームは左
側の４ビットのみが有意義情報であるから、この４ビッ
トのみを抽出し、他の回線の４ビットを多重して計８ビ
ットとして６４Kbit/secにしたのが図８（Ｂ）となる。
【００３０】本発明では、図４（Ｂ）に示すように各フ
レームの左側の３ビットのみが有意情報であるから、２
回線分多重すると、３bit ×２×８KHz ＝４８Kbit/sec
で、図１７に示す従来方式の１６Kbit/secへ速度変換さ
れた信号を更に多重して４８Kbit/sec＋１６Kbit/sec＝
６４Kbit/secとしたのが図８（Ａ）となるのである。
レームの左側の３ビットのみが有意情報であるから、２
回線分多重すると、３bit ×２×８KHz ＝４８Kbit/sec
で、図１７に示す従来方式の１６Kbit/secへ速度変換さ
れた信号を更に多重して４８Kbit/sec＋１６Kbit/sec＝
６４Kbit/secとしたのが図８（Ａ）となるのである。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
１４．４Kbit/secの同期式のデータ端末の速度変換時
は、ＣＣＩＴＴ，Ｖ．１１０勧告の変換方式により速度
変換された信号（３２Kbit/sec）から有意ビットのみ抽
出して２４Kbit/secでマルチフレームを組み直し、伝送
するようにしたので、１４．４Kbit/sec同期式のデータ
端末が多数あるネットワークシステムにおいて多重を行
い伝送する場合、伝送路の多重効率が従来より向上する
という効果がある。単純に全て１４．４Kbit/sec同期式
であった場合、４／３倍、すなわち１．３３倍従来より
効果が向上するのである。
１４．４Kbit/secの同期式のデータ端末の速度変換時
は、ＣＣＩＴＴ，Ｖ．１１０勧告の変換方式により速度
変換された信号（３２Kbit/sec）から有意ビットのみ抽
出して２４Kbit/secでマルチフレームを組み直し、伝送
するようにしたので、１４．４Kbit/sec同期式のデータ
端末が多数あるネットワークシステムにおいて多重を行
い伝送する場合、伝送路の多重効率が従来より向上する
という効果がある。単純に全て１４．４Kbit/sec同期式
であった場合、４／３倍、すなわち１．３３倍従来より
効果が向上するのである。
【図１】本発明の実施例のブロック図である。
【図２】ＣＣＩＴＴ，Ｖ．１１０勧告の速度変換方式に
おける１４．４Kbit/sec同期方式の整合フレームの構成
図である。
おける１４．４Kbit/sec同期方式の整合フレームの構成
図である。
【図３】図２に示した整合フレームから２４Kbit/secに
変換するためのマルチフレームの構成図である。
変換するためのマルチフレームの構成図である。
【図４】（Ａ）は図１の信号２３のフレームフォーマッ
ト例を示す図、（Ｂ）は図１の信号２４のフレームフォ
ーマット例を示す図である。
ト例を示す図、（Ｂ）は図１の信号２４のフレームフォ
ーマット例を示す図である。
【図５】図１の速度変換回１３の具体例を示すブロック
図である。
図である。
【図６】図５のブロックの送信時のタイムチャートであ
る。
る。
【図７】図５のブロックの受信時のタイムチャートであ
る。
る。
【図８】（Ａ）は本発明による速度変換を用いたときの
多重例を示したフォーマット図、（Ｂ）は速度変換を用
いないときの多重例を示したフォーマット図である。
多重例を示したフォーマット図、（Ｂ）は速度変換を用
いないときの多重例を示したフォーマット図である。
【図９】ＣＣＩＴＴ，Ｖ．１１０勧告の速度変換方式の
ブロック図である。
ブロック図である。
【図１０】ＣＣＩＴＴ，Ｖ．１１０勧告の速度変換方式
において非同期端末速度と図９のＲＡ０，ＲＡ１機能部
間の速度の関係を示す図である。
において非同期端末速度と図９のＲＡ０，ＲＡ１機能部
間の速度の関係を示す図である。
【図１１】ＣＣＩＴＴ，Ｖ．１１０勧告の速度変換方式
において、図９のＲＡ１機能部への入力速度とＲＡ１，
ＲＡ２機能部間の速度の関係を示す図である。
において、図９のＲＡ１機能部への入力速度とＲＡ１，
ＲＡ２機能部間の速度の関係を示す図である。
【図１２】ＣＣＩＴＴ，Ｖ．１１０勧告の６００bit/se
c ユーザ速度から８Kbit/sec中間速度への変換時の整合
フレームを示す図である。
c ユーザ速度から８Kbit/sec中間速度への変換時の整合
フレームを示す図である。
【図１３】ＣＣＩＴＴ，Ｖ．１１０勧告の１２００bit/
sec ユーザ速度から８Kbit/sec中間速度への変換時の整
合フレームを示す図である。
sec ユーザ速度から８Kbit/sec中間速度への変換時の整
合フレームを示す図である。
【図１４】ＣＣＩＴＴ，Ｖ．１１０勧告の２４００bit/
sec ユーザ速度から８Kbit/sec中間速度への変換時の整
合フレームを示す図である。
sec ユーザ速度から８Kbit/sec中間速度への変換時の整
合フレームを示す図である。
【図１５】ＣＣＩＴＴ，Ｖ．１１０勧告のＮ×３６００
bit/sec ユーザ速度からＮ×８Kbit/sec中間速度への変
換時の整合フレームを示す図である。
bit/sec ユーザ速度からＮ×８Kbit/sec中間速度への変
換時の整合フレームを示す図である。
【図１６】ＣＣＩＴＴ，Ｖ．１１０勧告のＮ×４８００
bit/sec ユーザ速度からＮ×８Kbit/sec中間速度への変
換時の整合フレームを示す図である。
bit/sec ユーザ速度からＮ×８Kbit/sec中間速度への変
換時の整合フレームを示す図である。
【図１７】図１２〜１６に示すフレーム構成をＰＣＭハ
イウェイに収容する際のフレーム内のビット構成図であ
る。
イウェイに収容する際のフレーム内のビット構成図であ
る。
０１ データ端末 ０２ 速度変換部 １１ Ｖ．１１０速度変換回路 １２，１４ セレクタ １３ 速度変換回路
Claims (2)
- 【請求項１】 ＣＣＩＴＴ勧告のＶシリーズインタフェ
ースデータ端末からのデータをＶ．１１０勧告に示され
る変換方式に従って中間速度を有するデータに速度変換
を行う第１の速度変換手段と、この変換後の変換信号中
のデータビット、制御ビット及びフレーム同期情報ビッ
トを選択的に抽出してこれ等抽出ビットをマルチフレー
ム構成に編成しつつ高速を有するデータに変換してハイ
ウェイ伝送路へ送出する第２の速度変換手段とを含むこ
とを特徴とするデータ速度変換装置。 - 【請求項２】 前記データ端末が１４．４Kbit/secの同
期式端末がそれ以外の端末かに応じて前記第２の速度変
換手段のバイパス制御をなす手段を更に含むことを特徴
とする請求項１記載のデータ速度変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06091827A JP3131863B2 (ja) | 1994-04-28 | 1994-04-28 | データ速度変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06091827A JP3131863B2 (ja) | 1994-04-28 | 1994-04-28 | データ速度変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297803A true JPH07297803A (ja) | 1995-11-10 |
| JP3131863B2 JP3131863B2 (ja) | 2001-02-05 |
Family
ID=14037451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06091827A Expired - Fee Related JP3131863B2 (ja) | 1994-04-28 | 1994-04-28 | データ速度変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3131863B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012199724A (ja) * | 2011-03-19 | 2012-10-18 | Fujitsu Ltd | データ送信装置、データ受信装置、データ送受信装置及びデータ送受信装置の制御方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD862844S1 (en) | 2018-08-22 | 2019-10-15 | IFG Cure Holdings, LLC | PPR shirt |
| USD854282S1 (en) | 2018-08-22 | 2019-07-23 | IFG Cure Holdings, LLC | Kinematic shirt back |
| USD863732S1 (en) | 2018-08-22 | 2019-10-22 | Ifgcure Holdings, Llc | PPR shirt |
| USD863722S1 (en) | 2018-09-02 | 2019-10-22 | Ifgcure Holdings, Llc | PPR bra |
| USD854784S1 (en) | 2018-09-02 | 2019-07-30 | Ifgcure Holdings, Llc | PPR bra |
| USD863723S1 (en) | 2018-09-02 | 2019-10-22 | Ifgcure Holdings, Llc | PPR bra |
| USD854785S1 (en) | 2018-09-02 | 2019-07-30 | Ifgcure Holdings, Llc | PPR bra |
| USD851861S1 (en) | 2018-09-02 | 2019-06-25 | Ifgcure Holdings, Llc | Kinematic bra |
-
1994
- 1994-04-28 JP JP06091827A patent/JP3131863B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012199724A (ja) * | 2011-03-19 | 2012-10-18 | Fujitsu Ltd | データ送信装置、データ受信装置、データ送受信装置及びデータ送受信装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3131863B2 (ja) | 2001-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5570356A (en) | High bandwidth communications system having multiple serial links | |
| JPS6247397B2 (ja) | ||
| JP2564375B2 (ja) | 分岐挿入型多重変換装置 | |
| JP3131863B2 (ja) | データ速度変換装置 | |
| JP3584965B2 (ja) | 光ラインプロテクション方式 | |
| EP0723725B1 (en) | Signal processing arrangement | |
| JP3344319B2 (ja) | デマンドアサイン多重化装置とその制御方法 | |
| JP2757826B2 (ja) | 回線監視システム | |
| JPS61280145A (ja) | デ−タ交換接続方式 | |
| JP3056072B2 (ja) | 時分割多重化装置 | |
| JP2978614B2 (ja) | 同期多重交換回路 | |
| JPH0758779A (ja) | データ伝送システム | |
| JPH0253338A (ja) | 監視データ収集方式 | |
| JPH0834461B2 (ja) | フレ−ムアライナ回路 | |
| JPH03283730A (ja) | Ａｄｐｃｍチャネルタンデム接続方式 | |
| JPH0251918A (ja) | 同期多重形インタフェース回路 | |
| JPH0194731A (ja) | 時分割多重化装置 | |
| JPH088556B2 (ja) | 時分割多重化装置 | |
| JP2001119362A (ja) | コントロールタイムスロット中継回路 | |
| JPH0394533A (ja) | 時分割多重化装置の伝送回路 | |
| JPS6012837A (ja) | デ−タ伝送方式 | |
| JPH08242227A (ja) | 通信装置およびその通信方法 | |
| JPH05218996A (ja) | 多重化装置 | |
| JPH04157828A (ja) | 伝送装置におけるフレーム同期方式 | |
| JPH01320831A (ja) | 遅延等化回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001010 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |