JPH0251918A - 同期多重形インタフェース回路 - Google Patents
同期多重形インタフェース回路Info
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- JPH0251918A JPH0251918A JP20104888A JP20104888A JPH0251918A JP H0251918 A JPH0251918 A JP H0251918A JP 20104888 A JP20104888 A JP 20104888A JP 20104888 A JP20104888 A JP 20104888A JP H0251918 A JPH0251918 A JP H0251918A
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- 230000001360 synchronised effect Effects 0.000 title claims description 19
- 238000006243 chemical reaction Methods 0.000 claims abstract description 71
- 238000004891 communication Methods 0.000 claims abstract description 18
- 238000000926 separation method Methods 0.000 claims description 34
- 230000005540 biological transmission Effects 0.000 claims description 21
- 238000005516 engineering process Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 15
- 230000003287 optical effect Effects 0.000 description 11
- 238000012544 monitoring process Methods 0.000 description 8
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000013307 optical fiber Substances 0.000 description 4
- 238000000605 extraction Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009365 direct transmission Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、交換機、伝送装置、監視制御装置等を含む各
種通信装置間を結んで情報の転送を行うだめの通信装置
間インタフェース回路（局内インタフェース回路）に関
するものである。
種通信装置間を結んで情報の転送を行うだめの通信装置
間インタフェース回路（局内インタフェース回路）に関
するものである。
第５図は従来の様々なインタフェースを有する通信装置
間の接続状況を示したブロック図である。
間の接続状況を示したブロック図である。
同図において、ノード５０に交換機５１、同期多重変換
装置５２、スタッフ多重変換装置５３、伝送端局装置５
４が設けられているものとすると、交換機５１と同期多
重変換装置５２との間は２Ｍｂ ／ ｓのインタフェー
スで結合されており、同期多重変換装置５２とスタッフ
多重変換装置５３との間は６．３Ｍｂ／ｓのインタフェ
ースで結合されており、またスタッフ多重変換装置５３
と伝送端局装置５４との間は、非同期インタフェース（
例えば３２Ｍ／１００Ｍ／４００Ｍ）で結合されている
。
装置５２、スタッフ多重変換装置５３、伝送端局装置５
４が設けられているものとすると、交換機５１と同期多
重変換装置５２との間は２Ｍｂ ／ ｓのインタフェー
スで結合されており、同期多重変換装置５２とスタッフ
多重変換装置５３との間は６．３Ｍｂ／ｓのインタフェ
ースで結合されており、またスタッフ多重変換装置５３
と伝送端局装置５４との間は、非同期インタフェース（
例えば３２Ｍ／１００Ｍ／４００Ｍ）で結合されている
。
このように従来、通信装置間は、各装置間毎に殆ど独立
な結合インタフェースを有しており、独自のハード機構
、インタフェース構造から成り立っている。そのため、
ポイント−ポイント間で縦続接続されている一連の装置
類において、例えば一つの装置の機能が不要になった場
合などに、その装置の廃棄を行うためには残されて、新
たに接続される装置間を新たなインタフェース構造に改
良し直す必要が生じるという問題点があった。
な結合インタフェースを有しており、独自のハード機構
、インタフェース構造から成り立っている。そのため、
ポイント−ポイント間で縦続接続されている一連の装置
類において、例えば一つの装置の機能が不要になった場
合などに、その装置の廃棄を行うためには残されて、新
たに接続される装置間を新たなインタフェース構造に改
良し直す必要が生じるという問題点があった。
また伝送される情報としては、ユーザ情報のほかにネッ
トワーク運用上に必要な制御情報及び伝送路誤り等のシ
ステムの状態を監視するだめの監視情報が存在する。ユ
ーザ情報に関しては、前述したように、各システム毎に
個別のインタフェースが用意されているが、その他２種
類の情報に対しても、さらに個別に別のインタフェース
が構成されている。そのため例えば制御情報を、成るノ
ードから他のノードに伝達するためには、第５図の交換
機５１と同期多重変換装置５２との間の制御情報の転送
系に示すように、ユーザ情報と同一インタフェースにな
るように変換装置５５が必要となる。そこでシステム全
体の装置規模が大きくなり、経済性、作業性、拡張性等
の面でも問題があった。
トワーク運用上に必要な制御情報及び伝送路誤り等のシ
ステムの状態を監視するだめの監視情報が存在する。ユ
ーザ情報に関しては、前述したように、各システム毎に
個別のインタフェースが用意されているが、その他２種
類の情報に対しても、さらに個別に別のインタフェース
が構成されている。そのため例えば制御情報を、成るノ
ードから他のノードに伝達するためには、第５図の交換
機５１と同期多重変換装置５２との間の制御情報の転送
系に示すように、ユーザ情報と同一インタフェースにな
るように変換装置５５が必要となる。そこでシステム全
体の装置規模が大きくなり、経済性、作業性、拡張性等
の面でも問題があった。
本発明の目的は、上述の如き従来技術の問題点を解決し
、縦続されている一連の装置類において不要な装置を除
去して残りの装置間を接続する場合でも新たなインタフ
ェース構造への改良を要せず、汎用的なインタフェース
構造を持ち、その結果全体の装置規模の縮小を図り、装
置全体の経済性、作業性、拡張性を冨ませることを可能
にする同期多重形インクフェース回路を提供することに
ある。
、縦続されている一連の装置類において不要な装置を除
去して残りの装置間を接続する場合でも新たなインタフ
ェース構造への改良を要せず、汎用的なインタフェース
構造を持ち、その結果全体の装置規模の縮小を図り、装
置全体の経済性、作業性、拡張性を冨ませることを可能
にする同期多重形インクフェース回路を提供することに
ある。
上記目的達成のため、本発明では、網同期技術により相
互に同期して動作する送信側通信装置と受信側通信装置
との間の局内インタフェース部において、該インタフェ
ース部を構成する送信側インタフェース回路及び受信側
インタフェース回路として、 送信側インタフェース回路は、送信側通信装置からの低
速情報系列を多重化して高速同期多重化情報系列として
出力する第１の多重変換回路と、該第１の多重変換回路
からの高速同期多重化情報系列をより高速の多重化フレ
ーム情報系列として出力する第２の多重変換回路と、該
第２の多重変換回路からの多重化フレーム情報系列を伝
送路への送出に備えて多重符号変換を行って一系列の情
報として出力する第３の多重変換回路と、により構成し
、 受信側インタフェース回路は、伝送路から受信した一系
列の情報を分離して高速の多重化フレーム情報系列とし
て出力する第１の分離変換回路と、該第１の分離変換回
路からの高速の多重化フレーム情報系列を分離し高速同
期多重化情報系列として出力する第２の分離変換回路と
、該第２の分離変換回路からの高速同期多重化情報系列
を分離して低速情報系列として受信側通信装置へ出力す
る第３の分離変換回路と、により構成した。
互に同期して動作する送信側通信装置と受信側通信装置
との間の局内インタフェース部において、該インタフェ
ース部を構成する送信側インタフェース回路及び受信側
インタフェース回路として、 送信側インタフェース回路は、送信側通信装置からの低
速情報系列を多重化して高速同期多重化情報系列として
出力する第１の多重変換回路と、該第１の多重変換回路
からの高速同期多重化情報系列をより高速の多重化フレ
ーム情報系列として出力する第２の多重変換回路と、該
第２の多重変換回路からの多重化フレーム情報系列を伝
送路への送出に備えて多重符号変換を行って一系列の情
報として出力する第３の多重変換回路と、により構成し
、 受信側インタフェース回路は、伝送路から受信した一系
列の情報を分離して高速の多重化フレーム情報系列とし
て出力する第１の分離変換回路と、該第１の分離変換回
路からの高速の多重化フレーム情報系列を分離し高速同
期多重化情報系列として出力する第２の分離変換回路と
、該第２の分離変換回路からの高速同期多重化情報系列
を分離して低速情報系列として受信側通信装置へ出力す
る第３の分離変換回路と、により構成した。
本発明は、様々な異種速度を有する各通信装置間のイン
タフェースに、汎用性のある共通インタフェース回路を
用い、統一された装置間結合機構を提供することを最も
主要な特徴とするものである。
タフェースに、汎用性のある共通インタフェース回路を
用い、統一された装置間結合機構を提供することを最も
主要な特徴とするものである。
従って、先にも述べたように、使用装置の廃棄等により
、さらに新たなるインタフェースを構成したり、又はイ
ンタフェース変換装置を具備するなどの必要性がなくな
る。また全装置が網同期技術によって共通のクロック信
号源に同期化されているものを対象としているため、ス
タッフ同期多重を行う非同期化技術を使用した装置類は
含んでいない。そのため伝送路誤りによるデスクラフ誤
りの発生はなく、又シフタ特性の改善も得られる。
、さらに新たなるインタフェースを構成したり、又はイ
ンタフェース変換装置を具備するなどの必要性がなくな
る。また全装置が網同期技術によって共通のクロック信
号源に同期化されているものを対象としているため、ス
タッフ同期多重を行う非同期化技術を使用した装置類は
含んでいない。そのため伝送路誤りによるデスクラフ誤
りの発生はなく、又シフタ特性の改善も得られる。
第１図は本発明の一実施例を示すブロック図である。同
図において、送信側装置と受信側装置との間を結ぶ局内
インタフェース部は、送信側インタフェース回路と受信
側インタフェース回路とから成っており、送信側インタ
フェース回路は１゜２．３，４．１０を含み、受信側イ
ンタフェース回路は６，７，８，９．ＩＩ、１２を含ん
でいる。
図において、送信側装置と受信側装置との間を結ぶ局内
インタフェース部は、送信側インタフェース回路と受信
側インタフェース回路とから成っており、送信側インタ
フェース回路は１゜２．３，４．１０を含み、受信側イ
ンタフェース回路は６，７，８，９．ＩＩ、１２を含ん
でいる。
以下、順に説明する。
ｌは低次群における多重変換部（ＭＵＸ （Ｓ））で、
異種速度を有する多数の情報系列を標準のクロックを有
する多重化系列に変換する機能を持っている。９は低次
群における分離変換部（Ｍ［ＪＸ （Ｒ） ）で、受信
側にあって、送信側にある前記多重変換部（ＭＵＸ （
Ｓ））Ｉとは逆の機能を持っている。
異種速度を有する多数の情報系列を標準のクロックを有
する多重化系列に変換する機能を持っている。９は低次
群における分離変換部（Ｍ［ＪＸ （Ｒ） ）で、受信
側にあって、送信側にある前記多重変換部（ＭＵＸ （
Ｓ））Ｉとは逆の機能を持っている。
２は高速フレーム構造を有する多重変換部（ＦＲＡＭＥ
（Ｓ））で、前記多重変換部（ＭＵＸ （Ｓ））■で
得られた標準化クロックを存する情報系列に、更にフレ
ーム同期信号、監視信号、切り換え制御信号等のオーバ
ヘッドを加えてフレームを構成する部分である。８は高
速フレーム同期を行う分離変換部（ＦＲＡＭＥ （Ｒ）
）で、受信側にあって、送信側にある前記多重変換部（
ＦＲＡＭＥ （Ｓ）＞２とは逆の働きをする機能を持っ
ている。
（Ｓ））で、前記多重変換部（ＭＵＸ （Ｓ））■で
得られた標準化クロックを存する情報系列に、更にフレ
ーム同期信号、監視信号、切り換え制御信号等のオーバ
ヘッドを加えてフレームを構成する部分である。８は高
速フレーム同期を行う分離変換部（ＦＲＡＭＥ （Ｒ）
）で、受信側にあって、送信側にある前記多重変換部（
ＦＲＡＭＥ （Ｓ）＞２とは逆の働きをする機能を持っ
ている。
３は多重符号変換部（ＬＴ・Ｍ （Ｓ） ）であって、
前記多重変換部（ＦＲＡＭＥ （Ｓ））２の出力情報系
列を光ファイバ等から成る伝送路へ送出するために、符
号変換、スクランブル等の信号処理を行う部分である。
前記多重変換部（ＦＲＡＭＥ （Ｓ））２の出力情報系
列を光ファイバ等から成る伝送路へ送出するために、符
号変換、スクランブル等の信号処理を行う部分である。
７は分離復号変換部（ＬＴ・Ｍ ＣＲ＞）であり、受信
側にあって、送信側にある前記多重符号変換部（ＬＴ−
Ｍ （Ｓ’））３とは逆の働きをする機能を持っている
。
側にあって、送信側にある前記多重符号変換部（ＬＴ−
Ｍ （Ｓ’））３とは逆の働きをする機能を持っている
。
４は電気・光変換器（Ｏ８）であり、６は光・電気変換
器（ＯＲ）であって、それぞれ伝送路インタフェース部
を構成している。５は光フアイバケーブル（伝送媒体）
である。
器（ＯＲ）であって、それぞれ伝送路インタフェース部
を構成している。５は光フアイバケーブル（伝送媒体）
である。
１０は送信側クロック発生部（ＰＬＬＩ）であり、送信
側の処理で必要となる各種クロック信号を装置内から与
えられるクロックＣＬＫ １に同期してＰ Ｌ Ｌ （
Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路を用いて
作成する部分である。１１はタイミング抽出部（Ｔ）で
あって、受信した符号系列より伝送路クロック周波数ｒ
３を抽出する機能を有している。１２は受信側クロック
発生部（ＰＬＬ２）であり、前記の抽出した伝送路クロ
ック周波数ｒ３に同期してＰＬＬ回路を働かせて、受信
側で必要な各種クロック信号を発生させる部分である。
側の処理で必要となる各種クロック信号を装置内から与
えられるクロックＣＬＫ １に同期してＰ Ｌ Ｌ （
Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）回路を用いて
作成する部分である。１１はタイミング抽出部（Ｔ）で
あって、受信した符号系列より伝送路クロック周波数ｒ
３を抽出する機能を有している。１２は受信側クロック
発生部（ＰＬＬ２）であり、前記の抽出した伝送路クロ
ック周波数ｒ３に同期してＰＬＬ回路を働かせて、受信
側で必要な各種クロック信号を発生させる部分である。
低次群における多重変換部（ＭＵＸ （Ｓ））１では、
６４ｋｂ／ｓ、３８４ｋｂ／ｓ等の各種速度の情報信号
が装置毎に与えられるため、先ずそれらを個々に後述の
エラスティック・ストアに書き込み、読み出す操作を行
う。そしてこの際、送信側クロック発生部（ＰＬＬＩ）
１０より与えられるフレーム同期制御信号Ｆ１により各
チャネルＤＩ−Ｄｎ間の位相同期の確保を行うと共に、
高速クロック（例えば１．５Ｍｔｌｚ）を有する多重化
フレームを構成する。ここで各多重化フレームは異なる
同期パターンを有する。
６４ｋｂ／ｓ、３８４ｋｂ／ｓ等の各種速度の情報信号
が装置毎に与えられるため、先ずそれらを個々に後述の
エラスティック・ストアに書き込み、読み出す操作を行
う。そしてこの際、送信側クロック発生部（ＰＬＬＩ）
１０より与えられるフレーム同期制御信号Ｆ１により各
チャネルＤＩ−Ｄｎ間の位相同期の確保を行うと共に、
高速クロック（例えば１．５Ｍｔｌｚ）を有する多重化
フレームを構成する。ここで各多重化フレームは異なる
同期パターンを有する。
次に、このようにして得られた複数系列の多重化フレー
ムを、高速フレーム構造を有する多重変換部（ＦＲＡＭ
Ｅ （Ｓ））２で更に多重化し、−層高速なりロック（
例えば１５０Ｍ１ｌｚ）を有し、監視信号、誤り監視、
さらに多重化したときの順序を示す信号等の制御用オー
バヘッド等と共に、再度フレームを構成する。
ムを、高速フレーム構造を有する多重変換部（ＦＲＡＭ
Ｅ （Ｓ））２で更に多重化し、−層高速なりロック（
例えば１５０Ｍ１ｌｚ）を有し、監視信号、誤り監視、
さらに多重化したときの順序を示す信号等の制御用オー
バヘッド等と共に、再度フレームを構成する。
これら高速系列を多重符号変換部（ＬＴ−Ｍ（Ｓ））３
において、伝送路符号変換を行い、１系列にそのまま再
多重した後、電気・光変換器（Ｏ５）４において光信号
に変換し、伝送路つまり光フアイバケーブル（伝送媒体
）５に送出する。
において、伝送路符号変換を行い、１系列にそのまま再
多重した後、電気・光変換器（Ｏ５）４において光信号
に変換し、伝送路つまり光フアイバケーブル（伝送媒体
）５に送出する。
受信後は、光・電気変換器（ＯＲ）６において光信号を
電気信号に変換した後、分離復号変換部（ＬＴ−Ｍ （
Ｒ））７とタイミング抽出部（Ｔ）１１にそれぞれ人力
する。タイミング抽出部（Ｔ）１１では、受信符号系列
から伝送路クロック信号ｆ３を抽出し、受信側クロック
発生部（ＰＬＬ２）１２と分離復号変換部（ＬＴ−Ｍ
（Ｒ））７とにこのクロック信号ｆ３を送出する。
電気信号に変換した後、分離復号変換部（ＬＴ−Ｍ （
Ｒ））７とタイミング抽出部（Ｔ）１１にそれぞれ人力
する。タイミング抽出部（Ｔ）１１では、受信符号系列
から伝送路クロック信号ｆ３を抽出し、受信側クロック
発生部（ＰＬＬ２）１２と分離復号変換部（ＬＴ−Ｍ
（Ｒ））７とにこのクロック信号ｆ３を送出する。
分離復号変換部（ＬＴ−Ｍ （Ｒ））７では、与えられ
たクロック信号ｆ３をもとに識別再生して得られた高速
符号を復号変換の後、分離する。高速フレーム同期を行
う分離変換部（ＦＲＡＭＥ （Ｒ））８では、分離復号
変換部（ＬＴ−Ｍ（Ｒ））７で得られた多重化系列を、
送信側における操作とは逆の操作を行うことによって分
離して低速系列を復号する機能を有するが、分離変換部
（ＦＲＡＭＥ （Ｒ））８に人力される多重化系列には
、その系列が何番目に直達符号列に多重化されたかを識
別するオーバヘッドを有しており、その値により正しい
位置にくるように制御する。具体的には、制御信号（Ｆ
ｈ）によりタイミング抽出部（Ｔ）１１のクロックをイ
ンヒビノドして正しい位置まで論理動作を停止する方法
等が考えられる。
たクロック信号ｆ３をもとに識別再生して得られた高速
符号を復号変換の後、分離する。高速フレーム同期を行
う分離変換部（ＦＲＡＭＥ （Ｒ））８では、分離復号
変換部（ＬＴ−Ｍ（Ｒ））７で得られた多重化系列を、
送信側における操作とは逆の操作を行うことによって分
離して低速系列を復号する機能を有するが、分離変換部
（ＦＲＡＭＥ （Ｒ））８に人力される多重化系列には
、その系列が何番目に直達符号列に多重化されたかを識
別するオーバヘッドを有しており、その値により正しい
位置にくるように制御する。具体的には、制御信号（Ｆ
ｈ）によりタイミング抽出部（Ｔ）１１のクロックをイ
ンヒビノドして正しい位置まで論理動作を停止する方法
等が考えられる。
次に低次群における分離変換部（ＭＵＸ （Ｒ））９で
は、フレーム同期パターンの検出から各チャネルの多重
位置を見出し、もとの情報系列ＤＩ。
は、フレーム同期パターンの検出から各チャネルの多重
位置を見出し、もとの情報系列ＤＩ。
Ｄ２． ・・・・・・Ｄｎを再生する。また受信側クロ
ック発生部（ＰＬＬ２）１２により、受信側装置のクロ
ック源としてのクロックＣＬＫ ｌも出力する。
ック発生部（ＰＬＬ２）１２により、受信側装置のクロ
ック源としてのクロックＣＬＫ ｌも出力する。
このような構成になっているため、低次群における多重
変換部（ＭＵＸ （Ｓ） ）１及び低次群における分離
変換部（ＭＵＸ （Ｒ））９は、各装置毎に異なる情報
速度に対応して系列化し、高速フレーム構造を有する多
重変換部（ＦＲＡＭＥ （Ｓ））２、高速フレーム同期
を行う分離変換部（ＦＲＡＭＥ （Ｒ））８、多重符号
変換部（ＬＴ−Ｍ（Ｓ））３、分離復号変換部（ＬＴ−
Ｍ （Ｒ））７、及び電気・光変換器（Ｏ５）４、光・
電気変換器（ＯＲ）６は共通に使用することが可能とな
る。即ち各装置に共通な、しかも汎用性のあるインタフ
ェース回路（カード状になっているのでインタフェース
・カードとも云う）を提供することができる。
変換部（ＭＵＸ （Ｓ） ）１及び低次群における分離
変換部（ＭＵＸ （Ｒ））９は、各装置毎に異なる情報
速度に対応して系列化し、高速フレーム構造を有する多
重変換部（ＦＲＡＭＥ （Ｓ））２、高速フレーム同期
を行う分離変換部（ＦＲＡＭＥ （Ｒ））８、多重符号
変換部（ＬＴ−Ｍ（Ｓ））３、分離復号変換部（ＬＴ−
Ｍ （Ｒ））７、及び電気・光変換器（Ｏ５）４、光・
電気変換器（ＯＲ）６は共通に使用することが可能とな
る。即ち各装置に共通な、しかも汎用性のあるインタフ
ェース回路（カード状になっているのでインタフェース
・カードとも云う）を提供することができる。
第２図（イ）は、第１図の低次群における多重変換部（
ＭＵＸ （Ｓ））１の詳細を示すプロンク図、第２図（
ロ）は、第１図の低次群における分離変換部（ＭＵＸ
（Ｒ）＞９の詳細を示すブロック図である。
ＭＵＸ （Ｓ））１の詳細を示すプロンク図、第２図（
ロ）は、第１図の低次群における分離変換部（ＭＵＸ
（Ｒ）＞９の詳細を示すブロック図である。
第２図（イ）の低次群における多重変換部（ＭＵＸ （
Ｓ））ｌにおい−ｒ、１３はエラスティック・ストア
（ＥＳ） 、１４’はサービスパルス挿入部（ＰＩＮ）
、１５は多重回路（Ｍ［ＪＸ） 、ｌ ６はフレーム構
成制御部（Ｆ ＲＡ Ｍ Ｅ−ＣＯＵ Ｎ Ｔ ＥＲ）
、である。
Ｓ））ｌにおい−ｒ、１３はエラスティック・ストア
（ＥＳ） 、１４’はサービスパルス挿入部（ＰＩＮ）
、１５は多重回路（Ｍ［ＪＸ） 、ｌ ６はフレーム構
成制御部（Ｆ ＲＡ Ｍ Ｅ−ＣＯＵ Ｎ Ｔ ＥＲ）
、である。
エラスティック・ストア（ＥＳ）１３は、情報Ｄ１．Ｄ
２．・・・・・・Ｄｎを、フレーム構成制御部１６から
の書き込みクロックによって一時記録し、読み出しクロ
ックによって読み出すことにより、情報系列間の位相同
期をとると同時に、フレーム構成制御部１６の制御によ
り、一定の空きタイムスロットをもとの情報系列に確保
する。そしてサービスパルス挿入部（ＰＩＮ）１４では
、各情報系列の一定周期毎に確保されている空きタイム
スロットにフレーム同期パターンを挿入する。次に多重
回路（ＭＬＩＸ＞１５により高速（例えば１゜５Ｍｂ／
Ｓ）の情報系列に多重化する。
２．・・・・・・Ｄｎを、フレーム構成制御部１６から
の書き込みクロックによって一時記録し、読み出しクロ
ックによって読み出すことにより、情報系列間の位相同
期をとると同時に、フレーム構成制御部１６の制御によ
り、一定の空きタイムスロットをもとの情報系列に確保
する。そしてサービスパルス挿入部（ＰＩＮ）１４では
、各情報系列の一定周期毎に確保されている空きタイム
スロットにフレーム同期パターンを挿入する。次に多重
回路（ＭＬＩＸ＞１５により高速（例えば１゜５Ｍｂ／
Ｓ）の情報系列に多重化する。
第２図（ロ）の低次群における分離変換部（ＭＵＸ （
Ｒ））９において、１７は分離回路（ＤＭＵＸ）、１８
はフレーム同期部（ＦＲＡＭＥ−３ＹＮＣ） 、である
。
Ｒ））９において、１７は分離回路（ＤＭＵＸ）、１８
はフレーム同期部（ＦＲＡＭＥ−３ＹＮＣ） 、である
。
分離回路（ＤＭＵＸ）１７では、受信した多重化情報系
列を分離して出力する。フレーム同期部（ＦＲＡＭＥ
−５ＹＮＣ）１８では、各情報系列毎の同！１ｌ１６１
１保と共に、各チャネル毎に正しい系列に分離されたか
を確認する。仮に異なる系列に分離されていた場合には
、例えばフレーム構成制御部（ＦＲＡＭＥ・Ｃ０ＵＮＴ
ＥＲ）１６の動作を１タイムス０７ト順次遅らせること
により正しい系列にシフトさせることが可能である。そ
れらの処理の後、エラスティック・ストア（ＥＳ）１３
に記憶させて局内側クロックＣＬＫ Ｉで読み出すこと
によりもとの情ＩＤＩ、Ｄ２．・・・・・・Ｄｎを再現
することができる。
列を分離して出力する。フレーム同期部（ＦＲＡＭＥ
−５ＹＮＣ）１８では、各情報系列毎の同！１ｌ１６１
１保と共に、各チャネル毎に正しい系列に分離されたか
を確認する。仮に異なる系列に分離されていた場合には
、例えばフレーム構成制御部（ＦＲＡＭＥ・Ｃ０ＵＮＴ
ＥＲ）１６の動作を１タイムス０７ト順次遅らせること
により正しい系列にシフトさせることが可能である。そ
れらの処理の後、エラスティック・ストア（ＥＳ）１３
に記憶させて局内側クロックＣＬＫ Ｉで読み出すこと
によりもとの情ＩＤＩ、Ｄ２．・・・・・・Ｄｎを再現
することができる。
第３図（イ）は、第１図の高速フレーム構造を有する多
重変換部（ＦＲＡＭＥ （Ｓ）”Ｉ ２の詳細を示す
ブロック図、第３図（ロ）は、第１図の高速フレーム同
期を行う分離変換部（ＦＲＡＭＥ （Ｒ））８の詳細を
示すブロック図である。
重変換部（ＦＲＡＭＥ （Ｓ）”Ｉ ２の詳細を示す
ブロック図、第３図（ロ）は、第１図の高速フレーム同
期を行う分離変換部（ＦＲＡＭＥ （Ｒ））８の詳細を
示すブロック図である。
第３図（イ）の高速フレーム構造を有する多重変換部（
ＦＲＡＭＥ （Ｓ） ）２において、Ｉ９はスクランブ
ラ （ＳＣＲ） 、２０は誤り監視用（パリティ）カウ
ンタ（Ｂ ｒ Ｐ） 、である。また第３図（ロ）の高
速フレーム同期を行う分離変換部（ＦＲＡＭＥ （Ｒ）
）８において、２１はデスクランブラ（ＤＳＣＲ） 、
２２は誤り監視用（パリティ）カウンタ（Ｂ［Ｐ）２０
で与えられた情報をもとにした誤り検出回路（Ｅｒｒｏ
ｒ Ｃｈｅｃｋ）、である。
ＦＲＡＭＥ （Ｓ） ）２において、Ｉ９はスクランブ
ラ （ＳＣＲ） 、２０は誤り監視用（パリティ）カウ
ンタ（Ｂ ｒ Ｐ） 、である。また第３図（ロ）の高
速フレーム同期を行う分離変換部（ＦＲＡＭＥ （Ｒ）
）８において、２１はデスクランブラ（ＤＳＣＲ） 、
２２は誤り監視用（パリティ）カウンタ（Ｂ［Ｐ）２０
で与えられた情報をもとにした誤り検出回路（Ｅｒｒｏ
ｒ Ｃｈｅｃｋ）、である。
高速フレーム構造を有する多重変換部（ＦＲＡＭＥ（Ｓ
））２と高速フレーム同期を行う分離変換部（ＦＲＡＭ
Ｅ （Ｒ））８の動作は、基本的には、低次群における
多重変換部（ＭＵＸ （Ｓ））１と低次群における分離
変換部（ＭＵＸ （Ｒ）＞９の動作とほぼ同様であるが
、情報系列のランダム化のためのスクランププル、デス
クランププル処理と誤り監視処理を含む点が異なる。
））２と高速フレーム同期を行う分離変換部（ＦＲＡＭ
Ｅ （Ｒ））８の動作は、基本的には、低次群における
多重変換部（ＭＵＸ （Ｓ））１と低次群における分離
変換部（ＭＵＸ （Ｒ）＞９の動作とほぼ同様であるが
、情報系列のランダム化のためのスクランププル、デス
クランププル処理と誤り監視処理を含む点が異なる。
さらに低次群における多重変換部（ＭＵＸ （Ｓ））１
、低次群における分離変換部（ＭＵＸ（Ｒ））９では、
様々な入力情報速度毎に系列化し、その出力速度は標準
化されるようにしている。また高速フレーム構造を有す
る多重変換部（ＦＲＡＭＥ （Ｓ））２と高速フレーム
同期を行う分離変換部（ＦＲＡＭＥ （Ｒ））８のそれ
ぞれより伝送路側に位置する各機能は、入力情報速度に
は無関係に汎用性を持つように、大容量（例えば１５０
Ｍ ｂ ／ ｓ以上）の多重化が行えるように構成する
。
、低次群における分離変換部（ＭＵＸ（Ｒ））９では、
様々な入力情報速度毎に系列化し、その出力速度は標準
化されるようにしている。また高速フレーム構造を有す
る多重変換部（ＦＲＡＭＥ （Ｓ））２と高速フレーム
同期を行う分離変換部（ＦＲＡＭＥ （Ｒ））８のそれ
ぞれより伝送路側に位置する各機能は、入力情報速度に
は無関係に汎用性を持つように、大容量（例えば１５０
Ｍ ｂ ／ ｓ以上）の多重化が行えるように構成する
。
第４図（イ）は、多重符号変換部（ＬＴ−Ｍ（Ｓ））３
の詳細を示すブロック図、第４図（ロ）は、分離復号変
換部（ＬＴ−Ｍ （Ｒ））７の詳細を示すブロック図で
ある。
の詳細を示すブロック図、第４図（ロ）は、分離復号変
換部（ＬＴ−Ｍ （Ｒ））７の詳細を示すブロック図で
ある。
第４図（イ）において、２３は伝送路符号変換回路（Ｍ
ｏｄｕｌｅ Ｓ）、２４は遅延回路（ｄｌ、ｄ２．
・・−ｄｎ） 、２５はビット多重回路、２６は和分回
路、２７は電気／光変換回路、である。
ｏｄｕｌｅ Ｓ）、２４は遅延回路（ｄｌ、ｄ２．
・・−ｄｎ） 、２５はビット多重回路、２６は和分回
路、２７は電気／光変換回路、である。
第４図（ロ）において、３１は復号変換回路（Ｍｏｄｕ
ｌｅ Ｒ）、３０はビット分離回路、２９は差分回路
、２８は光／電気変換回路、３２はスイッチ、である。
ｌｅ Ｒ）、３０はビット分離回路、２９は差分回路
、２８は光／電気変換回路、３２はスイッチ、である。
第４図（イ）、（ロ）の部分は、従来の中継伝送端局装
置として良く知られた所であるので詳しい説明は省くが
、例えば特願昭６０−１４０１５号（パルス多重通信方
式）の明細書に記載された技術を採用することができる
。
置として良く知られた所であるので詳しい説明は省くが
、例えば特願昭６０−１４０１５号（パルス多重通信方
式）の明細書に記載された技術を採用することができる
。
以上説明したように、本発明によれば、縦続されている
一連の装置類において不要な装置を除去して残りの装置
間を接続する場合でも新たなインタフェース構造への改
良を要せず、汎用的なインタフェース構造を持ち、その
結果全体の装置規模の縮小を図り、装置全体の経済性、
作業性、拡張性を冨ませることを可能にする同期多重形
インタフェース回路を提供できるという利点がある。即
ち通信装置間のインタフェースが統一されるため、通信
網全体で見たとき、各システムの開発月間の短縮及びコ
ストの削減を図ることが可能になるという利点もある。
一連の装置類において不要な装置を除去して残りの装置
間を接続する場合でも新たなインタフェース構造への改
良を要せず、汎用的なインタフェース構造を持ち、その
結果全体の装置規模の縮小を図り、装置全体の経済性、
作業性、拡張性を冨ませることを可能にする同期多重形
インタフェース回路を提供できるという利点がある。即
ち通信装置間のインタフェースが統一されるため、通信
網全体で見たとき、各システムの開発月間の短縮及びコ
ストの削減を図ることが可能になるという利点もある。
第１図は本発明の一実施例を示すブロック図、第２図（
イ）は第１図の低次群における多重変換部１の詳細を示
すブロック図、第２図（ロ）は第１図の低次群における
分離変換部９の詳細を示すブロック図、第３図（イ）は
第１図の高速フレーム構造を有する多重変換部２の詳細
を示すブロック図、第３図（ロ）は第１図の高速フレー
ム同期を行う分離変換部８の詳細を示すブロック図、第
４図（イ）は第１図の多重符号変換部３の詳細を示すブ
ロック図、第４図（ロ）は第１図の分離復号変換部７の
詳細を示すブロック図、第５図は従来の様々なインタフ
ェースを有する通信装置間の接続状況を示したブロック
図、である。 符号の説明 １・・・低次群における多重変換部（ＭＵＸ （Ｓ））
、９・・・低次群における分Ｍ変換部（ＭＵＸ （Ｒ）
）、２・・・高速フレーム構造を有する多重変換部（Ｆ
ＲＡＭＥ （Ｓ）） 、８・・・高速フレーム同期を行
う分難度換部（ＦＲＡＭＥ （Ｒ）） 、３・・・多重
符号変換部（ＬＴ−Ｍ （Ｓ））４７・・・分離復号変
換部（ＬＴ−Ｍ （Ｒ）） 、４・・・電気・光変換器
（Ｏ３）、６・・・光・電気変換器（ＯＲ）、５・・・
光ファイノ＼ケーブル（伝送媒体）、１０・・・送信側
クロック発生部（ＰＬＬＩ）、１１・・・タイミング抽
出部、１２・・・受信側クロック発生部（ＰＬＬ２）代
理人 弁理士 並 木 昭 夫
イ）は第１図の低次群における多重変換部１の詳細を示
すブロック図、第２図（ロ）は第１図の低次群における
分離変換部９の詳細を示すブロック図、第３図（イ）は
第１図の高速フレーム構造を有する多重変換部２の詳細
を示すブロック図、第３図（ロ）は第１図の高速フレー
ム同期を行う分離変換部８の詳細を示すブロック図、第
４図（イ）は第１図の多重符号変換部３の詳細を示すブ
ロック図、第４図（ロ）は第１図の分離復号変換部７の
詳細を示すブロック図、第５図は従来の様々なインタフ
ェースを有する通信装置間の接続状況を示したブロック
図、である。 符号の説明 １・・・低次群における多重変換部（ＭＵＸ （Ｓ））
、９・・・低次群における分Ｍ変換部（ＭＵＸ （Ｒ）
）、２・・・高速フレーム構造を有する多重変換部（Ｆ
ＲＡＭＥ （Ｓ）） 、８・・・高速フレーム同期を行
う分難度換部（ＦＲＡＭＥ （Ｒ）） 、３・・・多重
符号変換部（ＬＴ−Ｍ （Ｓ））４７・・・分離復号変
換部（ＬＴ−Ｍ （Ｒ）） 、４・・・電気・光変換器
（Ｏ３）、６・・・光・電気変換器（ＯＲ）、５・・・
光ファイノ＼ケーブル（伝送媒体）、１０・・・送信側
クロック発生部（ＰＬＬＩ）、１１・・・タイミング抽
出部、１２・・・受信側クロック発生部（ＰＬＬ２）代
理人 弁理士 並 木 昭 夫
Claims (1)
- 【特許請求の範囲】 １）網同期技術により相互に同期して動作する送信側通
信装置と受信側通信装置との間の局内インタフェース部
において、 該インタフェース部を構成する送信側インタフェース回
路と受信側インタフェース回路について、送信側インタ
フェース回路が、送信側通信装置からの低速情報系列を
多重化して高速同期多重化情報系列として出力する第１
の多重変換回路と、該第１の多重変換回路からの高速同
期多重化情報系列をより高速の多重化フレーム情報系列
として出力する第２の多重変換回路と、該第２の多重変
換回路からの多重化フレーム情報系列を伝送路への送出
に備えて多重符号変換を行って一系列の情報として出力
する第３の多重変換回路と、から成り受信側インタフェ
ース回路が、伝送路から受信した一系列の情報を分離し
て高速の多重化フレーム情報系列として出力する第１の
分離変換回路と、該第１の分離変換回路からの高速の多
重化フレーム情報系列を分離し高速同期多重化情報系列
として出力する第２の分離変換回路と、該第２の分離変
換回路からの高速同期多重化情報系列を分離して低速情
報系列として受信側通信装置へ出力する第３の分離変換
回路と、から成ることを特徴とする同期多重形インタフ
ェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20104888A JPH0251918A (ja) | 1988-08-13 | 1988-08-13 | 同期多重形インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20104888A JPH0251918A (ja) | 1988-08-13 | 1988-08-13 | 同期多重形インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0251918A true JPH0251918A (ja) | 1990-02-21 |
Family
ID=16434539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20104888A Pending JPH0251918A (ja) | 1988-08-13 | 1988-08-13 | 同期多重形インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0251918A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111550A (ja) * | 1990-08-30 | 1992-04-13 | Nec Corp | フレームデータ多重分離方式 |
| JP4705253B2 (ja) * | 2000-06-16 | 2011-06-22 | ネットワーク・イクイプメント・テクノロジーズ・インコーポレイテッド | Ｊ２インターフェースのための方法及び装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039937A (ja) * | 1983-08-15 | 1985-03-02 | Fujitsu Ltd | 同期方式 |
-
1988
- 1988-08-13 JP JP20104888A patent/JPH0251918A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039937A (ja) * | 1983-08-15 | 1985-03-02 | Fujitsu Ltd | 同期方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111550A (ja) * | 1990-08-30 | 1992-04-13 | Nec Corp | フレームデータ多重分離方式 |
| JP2699628B2 (ja) * | 1990-08-30 | 1998-01-19 | 日本電気株式会社 | フレームデータ多重分離方式 |
| JP4705253B2 (ja) * | 2000-06-16 | 2011-06-22 | ネットワーク・イクイプメント・テクノロジーズ・インコーポレイテッド | Ｊ２インターフェースのための方法及び装置 |
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