KR950012590B1 - 티1(t1)전송로와 이1에이취(e1h)전송로와의 접속을 위한 속도변환장치의 가입자접속회로 - Google Patents

Abstract

내용 없음.

Description

티 I(T1)전송로와 이 I에이취(EIH)전송로와의 접속을 위한 속도변환장치의 가입자접속회로

제 1 도는 일반적인 T1전송로와 E1H전송로와의 접속 운용도.

제 2 도는 제 1 도중 제 1 도는 제 2 속도 변환 제어기(102, 103)의 구체회로도.

제 3 도는 종래의 E1H데이타 프레임 구조도.

제 4 도는 본 발명에 따른 T1전송로와 E1H전송로와의 접속 운용도.

제 5 도는 본 발명에 따른 E1H데이타 프레임 구조도.

제 6 도는 제 4 도중 제 1 또는 제 2 속도변환 제어기(402, 405)의 구체 회로도.

본 발명은 통신시스템의 데이타 전송회로에 관한 것으로, 특히 1.024Mpbs의 전송속도를 갖고 운용되는 E1H시스템에서 1.544Mbps의 전송속도를 갖는 T1전송장치로 정보를 송수신하는 회로에 관한 것이다.

일반적으로 교환기와 교환기간 T1전송장비를 사용하여 데이타 전송을 하는 경우를 흔히 볼 수 있다. 이와 같은 통신 시스템은 목적에 따라 각각 다른 전송 속도 및 프레임 형태를 갖고 있다. 예를들면 현재 사용하고 있는 대표적인 교환 방식은 1프레임이 32채널 구조를 가지며 2.048Mbps의 전송속도를 갖는 CEPT 방식의 통신시스템과, 1프레임이 24채널 구조를 가지며 1.544Mbps의 전송속도를 갖는 NA방식의 통신시스템을 들 수 있다. 이러한 경우 상기 CEPT방식의 시스템과 NA방식의 시스템은 서로 각각 다른 속도 및 프레임 구조 그리고 서로 다른 시그날링 방식을 사용함으로서 서로 호환적으로 통신할 수 없게된다. 그리고 상기와 같은 통신시스템 중에서는 1.024Mbps의 전송속도로 데이타를 송수신하는 E1H시스템이 있다. 그러나 현재 널리 사용되는 통신 시스템은 T1시스템으로, 상기 E1H시스템과 T1시스템 간에는 역시 데이타의 통신이 불가능하다. 그 이유는 상기 E1H시스템의 전송속도는 1.024Mbps로 T1전송장치와의 전송속도가 일치되지 않아서 이를 접속한 데이타 전송이 불가능해진다. 이를 위하여 속도변환기를 사용하게 되는테, 이는 서로 상대 통신시스템의 전송속도 및 프레임 구조를 갖도록 변환하여 전송해주는 장치를 의미한다. 따라서 서로다른 속도를 갖는 시스템들 간에도 속도변환장치를 연결하면 서로 통신 기능을 수행할 수 있게된다.

제 1 도는 일반적인 T1전송로와 E1H전송로와의 접속운용도로서, 현재 데이타 전송을 위해서는 교환기와 교환기간 T1전송 시스템이 널리 사용되고 있다.

상기 T1전송시스템의 데이타 전송속도는 1.544Mbps이다. 그러나 이와 같은 시스템에서 1.024Mbps의 전송속도를 갖는 E1H시스템(101,104)을 사용하고자 할 경우 상호 전송속도가 맞지 않아 데이타 전송을 할수가 없다. 그런데 현재의 데이타 통신망에서는 T1전송장치가 많이 설치되어 있으므로, T1전송장치와 E1H시스템간에 통신을 할 수 있도록 하여야 한다.

1.024Mbps로 운용되는 E1H시스템의 데이타를 수신하여 1.544Mbps로 운용되는 T1시스템의 전송망으로 전송하거나, 또는 역으로 1.544Mbps로 운용되는 T1시스템의 데이타를 수신하여 1.024Mbps로 운용되는 E1H시스템의 전송망으로 전송하는 장치이다. 상기 속도변환장치는 두개의 서로다른 전송망에서의 데이타 전송속도의 차이로 인해 데이타 전송속도의 상호변환장치가 요구되며, 다른 속도의 데이타 클럭 간에 동기를 맞추기 위한 PLL장치가 포함되어 있다. 그리고 T1시스템에서 전송하는 데이타의 프레임 동기를 위해 프레임 시그날의 삽입 및 검출장치도 필수적이다.

제 2 도는 제 1 도중 제 1 또는 제 2 속도 변환 제어기(102, 103)의 구체회로도로서, E1H수신라인인터페이스(201)는 E1H시스템(101)과 연결되며, 상기 E1H시스템(101)과 인터페이싱 기능을 수행하여 상기 E1H시스템(101)으로부터 수신되는 데이타를 제 1 속도변환 제어기(102)로 인가한다.

제 1 클럭재생부(202)는 상기 E1H수신라인인터페이스(201)와 연결되며, 상기 E1H수신라인인터페이스(201)를 통해 수신되는 데이타로부터 1.024MHz의 E1H클럭을 재생한다.

데이타재생부(203)는 상기 E1H수신라인인터페이스(201)로부터 수신되는 데이타를 받아 상기 제 1 클럭재생부(202)로부터 재생된 1.024MHz의 클럭을 이용하여 E1H데이타를 복원한다.

제 1 클럭변환부(204)는 상기 제 1 클럭재생부(202)로부터 수신되는 E1H클럭을 1.544MHz의 T1클럭으로 변환하여 출력한다.

데이타삽입 클럭발생부(205)는 상기 제 1 클럭변환부(204)로부터 출력된 T1클럭을 수신하여 리드제어신호인 데이타 삽입클럭을 발생한다.

제 1FIFO(206)는 상기 데이타재생부(203)으로부터 출력되는 E1H데이타를 상기 E1H클럭에 의해 저장하고, 상기 저장중인 E1H데이타를 상기 데이타 삽입클럭에 동기시켜 선입선출 방식으로 출력한다. 따라서 상기 제 1FIFO(206)는 상기 E1H데이타의 구조를 갖는 데이타를 상기 E1H클럭으로 저장하고 리드할 시에는 T1클럭으로 수행함을 알 수 있다.

제 1 T1트렌시버(207)은 상기 제 1FIFO(206)와 연결되고 상기 T1클럭을 클럭으로 수신하며, 상기 T1클럭속도로 수신되는 E1H데이타를 T1데이타 구조로 변환시킨다.

T1송신라인인터페이스(208)는 T1시스템(200)과 연결되며 상기 제 1 T1트렌시버(207)로부터 수신되는 T1데이타를 상기 T1시스템(200)으로 전달할 수 있도록 인터페이싱한다.

상기 구성은 E1H시스템(101)에서 출력되는 E1H데이타가 T1데이타로 변환되어 T1시스템으로 출력되는 과정을 도시하고 있다.

또한 T1수신라인 인터페이스(211)는 상기 T1시스템(200)과 연결되어 있으며, 상기 T1시스템(200)과 안터페이싱 기능을 수행하여 상기 T1시스템(200)으로부터 수신되는 T1데이타를 제 2 속도변환 제어기(405)로 인가한다.

제 2 클럭재생부(212)는 상기 T1수신라인 인터페이스(211)와 연결되며 상기 T1수신라인 인터페이스(211)에서 수신되는 T1데이타로부터 1.544MHz의 T1클럭을 재생한다.

제 2 T1트렌시버(213)는 상기 T1라인인터페이스(211)과 연결되고 상기 T1클럭을 수신하며, 상기 T1클럭(R1, 544Mz)을 이용하여 T1데이타를 복원한다.

데이타추출클럭발생부(214)는 상기 제 2 클럭재생부(212)로부터 출력된 T1클럭을 수신하여 T1데이타중 E1H데이타만을 제 2FIFO(216)에 입력가능케하는 기록제어신호인 데이타 추출 클럭을 발생한다.

제 2 클럭변환부(215)는 상기 제 2 클럭재생부(212)로부터 수신되는 T1클럭(1.544MHz)을 1.024MHz의 E1H클럭으로 변환한다.

제 2FIFO(2l6)는 상기 데이타 추출클럭 발생부(214)로부터 출력된 E1H클럭에 의해 상기 제 2T1트렌시버(213)로부터 출력되는 E1H데이타만을 저장하고, 상기 저장중인 E1H데이타를 상기 제 2 클럭변환부(215)로부터 출력된 E1H클럭에 동기시켜 선입선출 방식으로 출력한다.

따라서 상기 제 2FIFO(216)는 상기 T1프레임 구조를 갖는 데이타중 상기 데이타 추출 클럭발생부(214)로부터 출력된 클럭에 의해 E1H데이타만을 추출하여 저장하며, 상기 제 2 클럭변환부(215)로부터 출력된 1.024MHz의 클럭에 의해 E1H데이타를 리드하여 E1H송신라인 인터페이스(217)로 출력함을 알 수 있다.

E1H송신라인인터페이스(217)는 상기 E1H시스템(101)과 연결되며, 제 2 FIFO(216)로부터 리드한 E1H데이타를 상기 E1H시스템(101)으로 전달할 수 있도록 인터페이싱한다.

이때 상기 제 2 도와 같은 구성을 갖는 속도변환장치에서 E1H데이타의 프레임구조는 제 3 도와 같다. T1전송로에서는 제 3 도와 같은 프레임 구조를 가질때 T1전송로의 1프레임은 24개의 채널과 1비트의 프레임비트로 구성되며, 1채널은 8비트로 구성된다. 그러므로 T1 1프레임은 (24×8)+1=193비트로 구성된다. 또한 이러한 프레임들이 12개 모여 하나의 멀티 프레임들로 구성된다.

여기서 각 프레임의 처음에 붙는 f비트는 일정 패턴을 가지고 있는데 상기 데이타는 제 1 T1트렌시버(207)에서 발생되며, 서브 프레임과 멀티 프레임 동기용으로 사용한다. 그리고 1.024Mbps의 E1H 데이타를 T1전송로에 전송하기 위해 520Kbps의 널(Null)데이타를 삽입하는데 있어서 다음과 같은 관계에 의해 수행된다.

위식이 의미하는 비는 1.544Mbps의 T1데이타가 3프레임으로 출력되는 시간과 1.024Mbps의 E1H데이타가 2프레임 입력되는 시간이 동일함을 의미한다. 즉, E1H데이타(192×2)비트들을 제 1FIFO(206)로 입력한후 1.544MHz의 T1클럭에 따라 발생된 데이타삽입 클럭발생부(205)의 리드제어신호에 의해 3프레임시간동안 출력하면 데이타 레이트 변환이 일어나게 되고, 1.544MHz의 3번째 프레임이 출력될때에는 제 1FIFO(206)에 리드제어신호를 인가하지 않으면 T1라인의 매 3번째 프레임에는 널데이타가 삽입된다. 이렇게 하여 데이타 포맷에 맞는 E1H데이타를 T1라인으로 전송한다.

이와 같이 데이타 포맷에 맞는 E1H데이타를 T1시스템으로 전송하며, 한편 T1시스템(200)으로부터 출력되는 T1데이타를 다시 E1H시스템(101)로 전송하기 위해서는 E1H데이타를 T1시스템으로 전송하는 역과정을 수행한다.

T1시스템(200)으로부터 수신신호가 T1수신라인 인터페이스회로(211)를 통해 제 2 클럭재생부(212)로 인가될시 제 2 클럭재생부(212)에서는 T1데이타로부터 1.544MHz의 클럭을 추출한다. 이때 제 2T1트렌시버(213)에서는 T1수신라인 인터페이스(211)로부터 출력된 T1데이타를 상기 제 2 클럭 재생부(212)로부터 재생된 1.544MHz클럭에 의해 E1H구조의 데이타로 재생한다. 그리고 데이타 추출클럭 발생부(214)에서는 상기 제 2 클럭재생부(212)로부터 재생된 1.544MHz의 클럭을 받아 데이타 추출클럭을 발생하여 제 2FIFO(216)의 기록클럭으로 공급한다.

상기 1.544MHz의 신호를 제 2 클럭변환부(215)에서 1.024MHz의 E1H시스템 기본클럭 신호로 변환한다. 상기 제 2 클럭변환부(215)의 발생클럭을 E1H송신라인 인터페이스회로(217) 및 제 2FIFO(216)의 리드 제어신호로 제공된다. 데이타추출 클럭발생부(214)는 상기 제 2 클럭재생부(212)의 1.544MHz의 클럭신호를 입력하여 T1프레임중 널데이타가 실린 프레임과 각 프레임의 첫번째 f비트구간에는 제 2FIFO( 216)의 라이트신호를 인가하지 않고, 그 외의 시간에는 라이트신호를 인가하는 제 2FIFO(216)의 라이트 제어신호를 발생한다.

상기 데이타추출 클럭발생부(214)로부터 제 2FIFO(216)의 라이트 제어신호를 이용하여 E1H데이타만을 제 2FIFO(216)에 저장하고, 상기 제 2 클럭변환부(215)로부터 1.024MHz의 E1H클럭을 리드신호로 이용하여 제 2 FIFO(216)로부터 E1H데이타를 추출하여 E1H형태의 전송속도에 맞도록 읽어낸다.

상기 제 2FIFO(216)의 출력은 E1H송신라인 인터페이스회로(217)를 통해 E1H시스템(101)에 입력된다. 상기와 같은 종래의 속도변환장치는 1.024Mbps의 데이타를 1.544Mbps의 전송로상에 데이타 전송시 매 세번째 프레임마다 널데이타를 삽입 또는 삭제하므로, T1전송상에서 4프레임(F3, F6, F9, F12)의 데이타분량이 아무런 의미없이 널데이타만이 존재하게 되어 4프레임을 효율적으로 사용할 수 없는 문제점이 있었다.

따라서 본 발명의 목적은 E1H시스템에서 T1전송장치를 통해 데이타 전송이 가능토록 하는 회로를 제공함에 있다.

본 발명의 다른 목적은 1.024Mbps의 E1H시스템과 1.544Mbps의 T1시스템간의 데이타 전송시 널데이타를 삽입/삭제하는 4프레임을 효율적으로 사용하는 회로를 제공함에 있다.

본 발명의 또다른 목적은 E1H시스템과 T1시스템간의 데이타 전송시 널데이타를 삽입/삭제하는 4프레임동안에 가입자를 접속시키는 회로를 제공함에 있다.

상기 목적을 수행하기 위한 본 발명은 E1H시스템의 전송로와 T1시스템의 전송로와의 데이타의 전송속도및 프레임 구조를 호환시키는 속도변화장치의 가입자 접속회로에 있어서, 상기 E1H시스템과 연결되며, 상기 E1H시스템과 인터페이싱 기능을 수행하여 상기 E1H시스템으로부터 수신되는 E1H데이타를 상기 속도변환장치로 인가하는 E1H수신라인인터페이스와, 상기 E1H수신라인인터페이스에서 출력된 신호로부터 클럭을 추출하는 제 1 클럭재생부와, 상기 E1H라인인터페이스에서 출력된 신호부터 상기 제 1 클럭발생부로부터 추출된 클럭에 동기된 E1H데이타를 복원하는 데이타 재생부와, 상기 제 1 클럭재생부에서 복구한 1.024MHz의 E1H용 클럭을 받아 1.544MHz의 T1클럭으로 변환하는 제 1 클럭변환부와, 상기 제 1 클럭 변환부의 T1 클럭을 받아 데이타 삽입클럭신호를 발생하는 데이타삽입 클럭발생부와, 상기 데이타 재생부로부터출력되는 E1H데이타를 상기 클럭재생부(202)로부터 출력되는 E1H클럭에 의해 저장하고, 상기 저장중인 E1H데이타를 상기 데이타삽입클럭에 동기시켜 선입선출 방식으로 출력하는 제 1FIFO와, 상기 제 1 클럭변환부로부터 출력된 T1클럭을 클럭으로 수신하며, 상기 제 1FIFO로부터 출력된 데이타를 T1데이타 구조로 변환하는 제 1트렌시버와, 상기 T1시스템과 연결되며, 상기 제 1 T1트랜시버에서 출력된 T1데이타를 인터페이싱하여 상기 T1시스템으로 출력하는 T1수신라인인터페이스와, 상기 T1수신라인인터페이스에서 출력된 T1데이타로부터 1.544MHZ의 클럭을 복구하는 제 2 클럭 재생부와, 상기 제 2 클럭 재생부로부터 출력된 1.544MHz의 T1클럭에 따라 상기 T1수신라인인터페이스에서 출력된 신호로부터 T1데이타를 복원하는 제 2T1트렌시버와, 상기 제 2 클럭재생부에서 복구한 1.544MHz의 T1 클럭을 받아 1.024M Hz의 E1H클럭으로 변환하는 제 2 클럭변환부와, 상기 제 2 클럭재생부의 복구된 1.544MHz의 T1클럭을 입력하여 상기 제 2 T1트렌시버로부터 출력된 T1전송 데이타중 E1H데이타만을 쓰기 위한 클럭신호를 발생하는 데이타추출 클럭발생부와. 상기 E1H시스템과 연결되며, 상기 제 2FIFO로 리드한 E1H데이타를 상기 E1H시스템으로 전달할 수 있도록 인터페이싱하는 E1H송신라인 인터페이스와, 상기 제 1 클럭재생부에서 출력된 1.024MHz의 E1H클럭을 16분주하여 출력하는 제 1 분주기와, 상기 제 2 클럭변환부에서 출력된 1.024MHz의 E1H의 클럭을 16분주하여 출력하는 제 2 분주기와, 가입자(ST1-ST8)로부터 데이타를 상기 제 1 분주기에서 분주된 클럭에 의해 8KHZ의 샘플링 주파수를 갖는 PCM신호로 변환한 후 믹싱하여 상기 각 가입자가 점유하는 프레임을 생성하는 신호를 출력하여 데이타를 송신하고, 수신된 데이타를 입력하여 상기 제 2 분주기의 분주클럭신호에 의해 상대 가입자의 데이타만을 추출한 후 디믹싱하여 원하는 가입자로 출력하는 가입자회로와, 상기 가입자회로에서 출력된 송신데이타를 상기 프레임 생성신호에 의해 기록하고, 상기 데이타 삽입클럭발생부에서 출력된 데이타 삽입클럭신호에 의해 독출하여 상기 제 1T1트렌시버로 출력하는 제 1 메모리와, 상기 제 2T1트랜시버에서 출력된 데이타를 입력하여 상기 데이타추출 클럭발생부에서 출력된 클럭신호에 의해 기록하고, 상기 가입자회로에서 출력된 데이타 추출신호에 의해 독출하는 제 2메모리로 구성됨을 특징으로한다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제 4 도는 본 발명에 따른 T1전송로와 E1H전송로와의 접속운용도로서 제 1, 제속도변환제어기(402, 405)에 8개의 가입자를 접속시켜 통화를 수행할 수 있도록 구성되어 있다.

각 가입자의 데이타는 T1 프레임의 F3, F6, F9, F12에 존재하게된다. 여기서 가입자의 데이타 레이트가T1 전송로상의 DS0채널인 64Mbps라 하면 T1의 한가입자는 한멀티 프레임에서 8비트×12=96비트의 데이타를 갖고 있게된다. 이때 상기 제 1, 제 2속도변환제어기(402, 405)에 접속된 가입자가 사용할 수 있는 프레임은 F3, F6, F9, F12의 4개프레임으로 f비트를 제외하면 192비트×4=768비트가 된다. 따라서 한멀티 프레임에 한가입자가 사용하는 비트수는 96비트이므로 768비트÷96비트=8이 되어 8가입자가 상기 4프레임을 사용할 수 있으며 한프레임당 한가입자가 할당 받을 수 있는 비트수는 24비트가 된다. 이때 상기 제 4 도와 같은 구성을 갖는 속도변환장치에서 E1H데이타의 프레임 형태는 제 5 도와 같다. 여기서 상기 f-비트는 E1H데이타의 전송 프레임 동기를 맞추기 위해 삽입되는 프레임 시그날(frame signal)이며, 6번째와 12번째프레임의 시그날링 비트는 송, 수신국 간에 대국 경로나 루프백(Loop back) 등의 용도로 이용할 수 있다.

제 6 도는 본 발명에 따른 제 1 도는 제 2 속도변환제어기(402, 405)의 구체회로도로서, 제 2 도의 구성과 같으나 제 1, 제 2 분주기(221,222), 가입자회로(223)제 1제 2메모리(224, 225)반전소자(226, 227)를 더 구비하고 있다.

상기 제 1 분주기(221)는 상기 제 1 클럭재생부(202)에서 출력된 1.024MHZ클럭을 16분주하여 출력한다. 상기 제 2 분주기(222)는 제 2 클럭변환부(215)에서 출력된 1.024MHZ클럭을 16분주하여 출력한다. 상기 가입자회로(223)는 가입자(ST1-ST8)로부터 입력된 데이타를 상기 제 1 분주기(221)에서 분주된 클럭에 의해 8KHZ의 샘플링 주파수를 갖는 PCM신호로 변환한 후 먹싱(Muxing)하여 상기 각 가입자가 점유하는 프레임을 생성하는 신호를 출력하여 데이타를 송신하고, 수신된 데이타를 입력하여 상 제 2 분주기(222)의 분주클럭신호에 의해 상대 가입자의 데이타만을 추출한 후 디먹싱(DeMuxing)하여 원하는 가입자로 출력한다. 상기 제 1 메모리(224)는 상기 가입자회로(223)에서 출력된 송신데이타를 상기 프레임 생성신호에 의해 기록되고, 상기 데이타 삽입클럭발생부(205)출력된 독출제어신호에 의해 독출되어 상기 제 1 T1트렌시버(207)로인가된다. 상기 제 2 메모리(225)는 상기 제 2 T1트렌시버(213)에서 출력된 데이타를 입력하여 상기 데이타추출클럭발생부(214)에서 출력된 데이타 추출클럭신호에 의해 기록되고 상기 가입자회로(223)에서 출력된 데이타 추출신호에 의해 독출된다.

E1H시스템(101)과 T1시스텡(200)간의 데이타 전송은 제 2 도에서 상세히 설명하였으므로 생략하고, T1프레임의 F3, F6, F9, F12에서 가입자를 접속하는 동작막을 설명한다. 상기 제 1 클럭재생부(202)에서 출력된 1.024MHz클럭신호를 입력하는 제 1 분주기(221)는 16분주하여 출력하게 된다. 가입자(ST1-S8)로부터 입력된 데이타를 입력하는 가입자회로(223)는 상기 분주기(221)에서 분주된 클럭신호에 의해 8KHZ의 샘플링주파수를 갖는 PCM신호로 변환한 후 먹싱(Muxing)을 하여 각 가입자가 점유하는 프레임을 생성하는 신호에 의해 제 1 메모리(224)에 저장하게 된다. 이때 상기 데이타삽입클럭발생부(205)에서 출력된 데이타삽입클럭신호가 반전소자(226)를 통해 반전되어 상기 제 1 메모리(224)에 인가되면 상기 제 1 메모리(224)는 송신데이타를 독출하여 E1H데이타가 존재하지 않는 제 5 도의 F3, F6, F9, F12 프레임동안 상기 제 1 T1트렌시버(207)로 인가하게 된다. 상기 제 1 T1트렌시버(207)를 통해 출력된 신호는 T1라인인터페이스(208)를 통해 제 4 도의 제 2속도변환제어기(405)에 접속된 해당 가입자로 데이타가 전송된다.

한편 상기 제 2 클럭변환부(215)에서 출력된 1.024MHz클럭신호를 입력하는 제 1 분주기(221)는 16분주하여 출력하게 된다. 그리고 상기 제 2 속도변환제어기(405)로부터 전송된 데이타는 제 2 T1트렌시버(213)를 통해 제 2 메모리(225)로 인가되며, 이때 상기 메모리(225)는 상기 데이타추출클럭발생부(214)에서 출력되어 반전소자(227)를 통해 반전된 데이타추출클럭에 의해 기록하게 된다. 그리고 상기 분주기(222)에서 출력된 분주클럭신호 입력하는 가입자회로(223)는 상기 제 2 메모리(225)에 저장된 수신데이타를 독출하여 아날로그신호로 변환하여 디먹싱(Demuxing)한 후 해당가입자로 수신데이타를 전송하게 되어 통신을 수행하게 된다.

상술한 바와 같이 본 발명은 1.024Mbps의 전송속도를 갖는 E1H시스템간의 데이타 전송에 있어 1.544Mbps의 전송속도를 갖는 T1전송장비를 이용하여 통신을 가능케 하는 동시에 E1H시스템과 T1시스템간의 데이타 전송시 널데이타를 삽입/삭제하는 프레임구간동안에 가입자를 접속시켜 정보통신에 보다 효율성을 높일 수 있다.

Claims (1)

1. E1H시스템의 전송로의 T1시스템의 전송로와의 데이타의 전송속도 및 프레임 구조를 호환시키는 속도변환장치의 가입자 접속회로에 있어서 상기 E1H시스템과 연결되며, 상기 E1H시스템과 인터페이싱 기능을 수행하여 상기 E1H시스템으로부터 수신되는 E1H데이타를 상기 속도변환장치로 인가하는 E1H수신라인인터페이스와 상기 E1H수신라인인터페이스에서 출력된 신호로부터 클럭을 추출하는 제 1 클럭재생부와, 상기 E1H라인인터페이스에서 출력된 신호로부터 상기 제 1 클럭발생부로부터 추출된 클럭에 동기된 E1H데이타를 복원하는 데이타 재생부와, 상기 제 1 클럭재생부에서 복구한 1.02MHZ의 E1H용 클럭을 받아 1.544MHz의 T1클럭으로 변환하는 제 1 클럭변환부와, 상기 제 1 클럭 변환부의 T1 클럭을 받아 데이타 삽입클럭신호를 발생하는 데이타삽입 클럭발생부와, 상기 데이타 재생부로부터 출력되는 E1H데이타를 상기 클럭재생부(202)로부터 출력되는 E1H클럭에 의해 저장하고, 상기 저장중인 E1H데이타를 상기 데이타삽입클럭에 동기시켜 선입선출 방식으로 출력하는 제 1FIFO와 상기 제 1클럭변환부로부터 출력된 T1클럭을 클럭으로 수신하며, 상기 제 1FIFO로부터 출력된 데이타를 T1데이타 구조로 변환하는 제 1트렌시버와, 상기 T1시스템과 연결되며, 상기 제 1 T1트렌시버에서 출력된 T1데이타를 인더페이싱 하여 상기 T1시스템으로 출력하는 T1수신라인인터페이스와 상기 T1수신라인인터페이스에서 출력된 T1데이타로부터 1.544MHz의 클럭을 복구하는 제 2 클럭 재생부와, 상기 제 2 클럭 재생부로부터 출력된 1.544MHz의 T1클럭에 따라 상기 T1수신라인인터페이스에서 출력된 신호로부터 T1데이타를 복원하는 제 2 T1트렌시버와 상기 제 2 클럭재생부에서 복구한 1.544MHz의 T1클럭을 받아 1.024MHz의 E1H클럭으로 변환하는 제 2 클럭변환부와,

   상기 제 2 클럭재생부의 복구된 1.544MHz의 T1클럭을 입력하여 상기 제 2 T1트렌시버로부터 출력된 T1전송 데이타중 E1H데이타만을 쓰기 위한 클럭신호를 발생하는 데이타추출클럭 발생부와, 상기 E1H시스템과 연결되며, 상기 제 2FIFO로부터 리드한 E1H데이타를 상기 E1H시스템으로 전달할 수 있도록 인터페이싱하는 E1H 송신라인 인터페이스와, 상기 제 1 클럭재생부에서 출력된 1.024MHz의 E1H클럭을 16분주하여 출력하는 제 1 분주기와, 상기 제 2 클럭변환부에서 출력된 1.024MHz의 E1H의 클럭을 16분주하여 출력하는 제 2 분주기와, 가입자(ST1-ST8)로부터 입력된 데이타를 상기 제 1 분주기에서 분주된 클럭에 의해 8KHZ의 샘플링 주파수를 갖는 PCM신호로 변환한 후 먹싱하여 상기 각 가입자가 점유하는 프레임을 생성하는 신호를 출력하여 데이타를 송신하고, 수신된 데이타를 입력하여 상기 제 2 분주기의 분주클럭신호에 의해 상대 가입자의 데이타만을 추출한 후 디먹싱하여 원하는 가입자로 출력하는 가입자회로와, 상기 가입자회로에서 출력된 송신데이타를 상기 프레임 생성신호에 의해 기록하고, 상기 데이타 삽입클럭발생부에서 출력된 데이타 삽입클럭신호에 의해 독출하여 상기 제 1T1트렌시버로 출력하는 제 1 메모리와, 상기 제 2 T1트렌시버에서 출력된 데이타를 입력하여 상기 데이타추출 클럭발생부에서 출력된 클럭신호에 의해 기록하고, 상기가입자회로에서 출력된 데이타 추출신호에 의해 독출하는 제 2 메모리로 구성됨을 특징으로 하는 T1전송로와 E1H전송로와의 접속을 위한 속도 변환장치의 가입자 접속회로.