JP3003948B2 - 電気通信プロセッサ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は単独で、あるいは他の同様なモジュールと組
み合わせて使用して、SONET/SDH規格信号との間のイン
タフェース回路を提供するモジュールに関する。本発明
は１つまたは複数のこのようなモジュールを用いたSONE
T/SDHインタフェース回路にも関する。本発明のモジュ
ールは特定用途向け集積回路の形態をとることができ
る。

背景技術 米国規格協会は最近、高速多重化ディジタル伝送の基
本規格を設定した。これが「同期光ネットワーク（sync
hronous optical network）」規格であり、以下ではSON
ETと呼ぶ。SONET規格は光ファイバ・ネットワークによ
る多重化ディジタル伝送に関する光インターフェース、
データ率、操作手順およびフレーム構造を規定してい
る。

国際電気通信連合（International Telecommunicatio
n Union、ITU）はSONETのインタフェース原理を採択
し、高速ディジタル・データ伝送に関する新しい大域伝
送規格を勧告している。この規格が「同期ディジタル階
層（synchronous digital hierarchy（SDH）」である。

SDH規格に関して、文書番号が「Temporary Document
62（3/15）」で、「Geneva,16−27 May 1994」という日
付のITU International Telecommunication Standardiz
ation Sectorの「STUDY GROUP 15」の「REPORT OF Q.22
/15 MEETING」という題名の報告書を参照されたい。

SDH規格は製造業者が次のような電気通信機器を開発
することができるように構成されている。

ａ）その規格に合わせて世界中に構築されたすべての電
気通信ネットワークで交換可能な機器。

ｂ）下位互換性がある、すなわち北米、ヨーロッパおよ
び日本で使用されている古い電気通信フォーマットのデ
ータとともに使用することのできる機器。

これはいわゆる「コンテナ」（Ｃ）および「仮想コン
テナ」（VC）の複雑な階層によって達成される（第１図
参照）。コンテナ、たとえばＣ−４、Ｃ−３、Ｃ−12な
どは特定の伝送率を有するデータ・トラフィックに適合
するように設計された情報構造である。Ｃ−４は最大13
9264kbit/sの基本速度を有するトラフィックを搬送し、
Ｃ−３コンテナは最大44739または34368kbit/sいずれか
を搬送するなどである。コンテナはこれにパス・オーバ
ヘッド情報（Path OverHead、POH）を追加することによ
って、仮想コンテナにされる。多重化、マッピング、ま
たは整合として定義されている手順によって、SDHを構
成するデータ構造が生成される。これらのデータ構造を
「管理ユニット・グループ」（Administrative Unit Gr
oups、AUG）および「同期トランスポート・モジュー
ル」（STM）と呼ぶ。STMのラベルはこれが搬送するAUG
の数によって定義される。たとえば、STM−４は４つのA
UGを含んでいる。AUGはタイプ４の「管理ユニット」（A
dministration Units、AUS）１つ、または３つのAU−３
のいずれかを含んでいる。もっとも単純な場合を参照す
ると、１つのAU−４は１つのＣ−４信号を含んでおり、
１つのAU−３は１つのＣ−３信号を搬送するなどとなっ
ている。

SDH/SONETデータ・フレーム、すなわちSTM−Ｎ信号は
長さが125マイクロ秒である。各フレームで伝送される
データの量は信号の階層レベルＮによって決定される。
高い階層レベルは約155Mbit/sの基本STM−１レベルより
も高いデータ転送率で伝送される。（正確な伝送速度は
155.5Mbit/sと定義される。しかしながら、以下におい
て、伝送速度はしばしばその概略値で示される。これは
特に、正確な伝送速度がオーバヘッド・データ・トラフ
ィックおよび遊休セルの埋込によってひずむからであ
る。）整数ＮはSTM−１レベルの何倍の速度でデータが
伝送されるかを示す。たとえば、STM−４は622Mbit/sの
データ伝送率を示し、これによって各データ・フレーム
はSTM−１のフレームの４倍のバイト数を含む。定義さ
れるもっとも高いレベルはSTM−64であり、これは9.95G
b/sのデータ転送率を示している。STM−Ｎ信号の各部分
がSTM−１信号の対応する部分と同時にブロードキャス
トされるが、Ｎ倍のバイト数を有している。

STM−１信号は第２図に示すように、155.52Mbit/sのS
ONET/SDHデータ転送率に対応した270バイト／行で９行
の情報矩形を含んでいる。最初の９バイト／行は以下で
SOHという「セクション・オーバヘッド」（Section Ove
rHead）を表す。残りの261バイト／行は、第１図におい
てはVC−４であるVCに予約されている。VC−４コンテナ
の第１欄は「パス・オーバヘッド」（POH）で構成され
ている。残りはペイロード（Ｃ−４信号）で占められて
いる。いくつかのVCをつないで、対応する帯域幅を備え
た単一の伝送チャネルを提供することができる。たとえ
ば、STM−４信号の４つのVC−４をつないで、約600Mbit
/sの容量を有する単一のデータ・チャネルを形成するこ
とができる。この場合、４つのVCを標準的な用語では、
VC−４−4Cと呼び、信号をSTM−4cと呼ぶ。

SDH規格のこの融通性は一部はポインタの概念による
ものである。SDHにおいて、フレームは同期化されてい
るが、これらの内部のVCはフレームにロックされていな
い。したがって、SDH信号の個々のコンテナは互いに整
合または同期したフレームである必要はない。「ポイン
タ」はセクション・オーバヘッドに設けられており、上
述のPOHの位置、すなわちSDHフレームにおける仮想コン
テナの開始位置を示す。それ故、POHをフレーム内の任
意の位置に柔軟に配置することができる。高位のSDHフ
レームへの情報の多重化は従来のデータ規格におけるよ
りも簡単になり、高価な同期化バッファがSDHで必要な
くなる。同様に、低位の信号を抽出し、信号階層全体の
多重化解除を必要とすることなく、高位のSDH信号に挿
入することができる。ポインタはセクション・オーバヘ
ッドの４行目に格納される。

セクション・オーバヘッドはさらに次のものに分割さ
れる。

（ｉ）「リジェネレータ・セクション・オーバヘッド
（Regenerator Section Overhead）」すなわちRSOH。こ
れはSONET/SDH信号が通過するルートに沿った中継局に
よって使用される情報のバイトを含んでいる。リジェネ
レータ・セクション・オーバヘッドはセクション・オー
バヘッドの行１−３を占めている。（ii）「マルチプレ
クサ・セクション・オーバヘッド（Multiplexer Sectio
n Overhead）」すなわちMSOH。これはSONET/SDH信号の
ルートに沿ったマルチプレクサによって使用される情報
のバイトを含んでいる。マルチプレクサ・セクション・
オーバヘッドはセクション・オーバヘッドの行５−９を
占めている。オーバヘッドのこれらの部分は伝送プロセ
スのさまざまな段階でアセンブルされ、アセンブル解除
される。第２図はMSOHの分解図も示している。

並列SONETシステムにおいては、51.84Mbit/sの基本信
号が使用されている。これを同期トランスポート信号レ
ベル１、STS−１と呼ぶ。これは90バイト／行で９行の
情報矩形を有している。最初の３バイト／行はセクショ
ン・オーバヘッドであり、他の87バイト／行は「同期ペ
イロード・エンベロープ（synchronous payload envelo
pe）」、SPEである。これらのSPEのうち３つは１つの仮
想コンテナー４に正確に適合する。それ故、STS−１信
号フォーマットの信号をSTM−１フレームにマップする
ことができる。さらに、フレームに整合したSTS−１ま
たはSTM−１信号を高位のSTM−Ｎフレームに多重化する
ことができる。

一般に、他のこのような信号とともに高いデータ転送
率の新しいデータ・フレームに組み合わされる低いデー
タ転送率の信号を、「従属」信号と呼ぶ。たとえば、上
記において、１つのSTM−１信号に組み合わされる３つ
のSTS−１信号は従属信号である。SDHにおけるレベル間
信号マッピングを説明するのにも使用されるものである
ため、本明細書における従属という用語の範囲が、標準
的な定義を超えていることに留意されたい。

本発明はデータ、すなわち従属データをSDH/SONETフ
ォーマットとの間でマッピングするデータ処理モジュー
ルに関する。本発明によって達成されるデータ処理は、
特に、比較的低い転送率のデータを、比較的データ転送
率の高い標準データ・フレームに、あるいは逆にコンパ
イルすることに関する。

製造業者の中には、SDH/SONET規格に適合したデータ
処理モジュールをすでに市販している者がいる。これら
の従来技術の構成の中には、大手の通信業者またはその
供給業者が設計した、既存の専有機器をSONET/SDHに接
続するためのさまざまな電気光トランシーバ・モジュー
ルがある。他の会社、主にチップ製造業者はSONET/SDH
プロセッサASICないしチップ・セットを提供しており、
これはSTM−１フォーマットの信号にインタフェースす
る。PMC SIERRAが提供しており、PM53XXファミリーと
いわれるチップ・ファミリーはこのようなセットの例で
ある。周知のセットには重大な欠点があり、これは本発
明が達成される真のモジュール手法を妨げるものであ
る。ATMの155Mbit/sトラフィックを、この種の３つの他
のチップと組み合わされたSTM−１信号にマップするの
に使用されるチップは、STM−４信号を発生するのに十
分な（かつ、適切な相互接続を備えた）ものではない。
周知の構成のトランシーバは従属信号をSTM信号に多重
化し、SOHおよびPOHの、フレーム全体、すなわちコンテ
ナ全体、に関連している部分、たとえばPOHバイトB3お
よびSOHバイトB1を導出する、付加的な複雑で高価なチ
ップを必要とする。さらに、４つのチップのいくつかの
機能を使用不能として、これらのチップを組み合わせる
ことができるようにしなければならず、またこれらは各
々がSTM−１インタフェースとしてもはや機能しないよ
うにする。さらに、この構成は個別の着信データ信号、
たとえばATMの155Mbit/s信号をSTM−４にインタフェー
スできるだけである。ATMの622Mbit/sデータ信号などの
信号着信データ・ストリームをSTM−4c信号にマップす
る必要がある場合には、うまくいかない。

要約すると、入手可能な従来技術のSONET/SDHインタ
フェースASICは主として、信号をある特定のSTM−Ｎレ
ベルにインタフェースすることを目的としたものであ
る。専用の高価なチップが、SDH階層の高いレベルへの
部分的にモジュール式の手法を試みるというまれな場合
に使用されている。周知のデバイスを表している他の例
が米国特許第5257261号に記載されている。この特許に
おいては、複数の低レベルのSONET信号を高レベルのSON
ET信号に接続する装置および方法が提供される。そのう
ちの１つがマスタ装置として働く少なくとも３つの低レ
ベルの信号処理装置の上述の構成においては、POHの特
定のバイト（J1バイト）を使用して、各装置のデータ・
ストリームの読取りを同期させる。この装置は以前のSO
NET/SDH信号のVCのすべてのビットに対して計算された
パリティ・ビットであるB3バイトを計算することができ
る。各低レベル装置はJ10Rコンポジット信号を伝送する
１本のバス、J1ANDコンポジット信号用の１本のバス、
（受信）rxJ1信号用の１本のバス、ならびにSONET規格
内で上述のVCに対応しているSPEの送受信を調整するた
めに、マスタ装置が受信（rxSPE）信号と送信（txSPE）
信号を発行する他の２本のバスによって隣接する装置に
接続されている。受信モードおよび送信モードにおける
B3バイトを計算するために、隣接する装置が付加的なラ
イン対によって接続されている。

周知の従来技術に鑑み、本発明の目的は任意の従属信
号からSONET/SDH準拠信号を生成する装置を提供するこ
とである。本装置の構成は上記規格の任意のレベルまで
スケーラブルであって、このような構成内での相互接続
およびハードウェアの付加的な量を絶対に必要と見なさ
れるものに限定できるものでなければならない。

発明の開示 本発明の目的は添付の請求の範囲に記載する装置によ
って達成される。新しい装置は、同期光ネットワーク
（SONET）および同期ディジタル階層（SDH）の現在定義
されているすべてのレベル、たとえばSTS−１、STM−
１、STM−４、STM−16およびSTM−64などに、これらの
この種の他のものと組み合わせた場合に適合できること
を特徴としている。この組合せにおいて、現在、たとえ
ばSTS−3c、STM−4c、STS−12cおよびSTM−16cなどの信
号として定義されている連結データ・セグメントをサー
ビスすることもできる。結局、SDH階層の信号に言及す
る場合、同等な言明がSONET階層の信号に当てはまるこ
とを意味する。当分野に関するこのような改善には、モ
ジュール性の大幅な増加を伴う。新しい装置を異なる信
号レベルに適合させるには、付加的なハードウェアおよ
び水平接続がより少ないものである必要がある。さら
に、任意の定義済みの信号転送率で動作するSONET/SDH
プロセッサを実施する部品番号は１つだけである。

本発明によれば、送信（Tx）バージョンの基本モジュ
ールはPOH挿入部と、SOHおよびAUポインタ挿入部と、ス
クランブル部とを備えている。さらに、基本モジュール
はすべてのPOHおよびSOHバイト、特にエラー監視に使用
されるバイト、すなわちB1、B2、およびB3バイトを必要
に応じ、SDH/SONET規格によって計算する手段を備えて
いる。基本モジュールの受信（Rx）バージョンはフレー
ム輪郭部と、スクランブル解除部と、B1およびB2検証部
を含むSOH抽出部と、B3検証部を含むPOH抽出部とを備え
ている。TxおよびRxモジュールの機能部分が少なくとも
大部分でミラー状態であることは明らかである。

上述の機能部分はすべて、関連するITU規格勧告（Ｇ
シリーズ）に記載されている。これらはそれ故、本発明
とは特別な関係はない。これらの部分の適切な機能は、
データ・ストリーム、たとえばOC−3/ATMセル・ストリ
ームがSTM−１信号に適切にマップされること、また反
対に、STM−１信号をクリア・データ・ストリームに戻
せることを保証する。以下において、このマッピングま
たは変換プロセスを、以下で説明する組合せにおける隣
接モジュールの間に生じる「水平」信号フローと対照的
に、「垂直」信号フローないしデータ・フローと呼ぶこ
とがある。

水平信号フロー、すなわちいくつかの上述の基本モジ
ュールの間で交換されるデータに与えられるインタフェ
ースを、本発明の特徴と見なすことができる。これらの
インタフェースの主要部は、２つの入力接続が可能であ
り、また２つの出力接続が可能である第１のスイッチン
グ手段によって形成されている。スタンドアロン・モー
ドにおいて、すなわちSTM−１信号との間でマッピング
を行う場合、スイッチはB3計算部をPOH部に接続する。
基本モジュールを他の基本モジュールと組み合わせて使
用する場合、すなち高い信号レベルの連結タイプ（STM
−Nc）との間でマッピングを行う場合、他のモジュール
の間でのモジュールの位置に応じて、B3スイッチング手
段は異なる構成とされる。第２のインタフェースは、こ
れも２つの入力接続が可能であり、また２つの出力接続
が可能である第２のスイッチング手段を含んでいる。も
ちろん、インタフェースの幅はデータもしくは制御信号
が並列に伝送されるのか、あるいはマルチプレクサを介
して伝送されるのかに応じて異なる。

スタンドアロン・モードにおいて、STM−１との間で
マッピングを行う場合、スイッチはB1計算部をSOH部へ
接続する。基本モジュールを他の基本モジュールと組合
せて使用する場合、すなわち高位信号レベル（STM−Ｎ
およびSTM−Nc）との間でマッピングする場合、他のモ
ジュールの間でのモジュールの位置に応じて、B1スイッ
チング手段は異なる構成とされる。B1およびB3両方のス
イッチング手段はハードウェアおよびソフトウェア手段
によって、さまざまな態様で実現される。

組み合わせた場合、基本モジュールは同期化部によっ
て同期化され、システム・クロック信号およびフレーム
sync信号が送受信される構成を形成する。システム・ク
ロックまたはビット・クロックはSDH/SONET信号から復
元される。このような信号が利用できない場合、ビット
・クロックを内部発振回路から導くこともできる。フレ
ームsync信号は、SONET/SDH規格によれば、フレームの
先頭に現れるA1ないしA2バイトから導くのが好ましい。
前記特許US−Ａ−5257261に関し、本発明が同期化信号
を導くために、フレームのペイロード、たとえばJ1内部
からのバイトを使用することを企図しているものではな
いことは注目に値するものである。それ故、本発明は周
知の装置とは対照的に、SONET/SDH規格に完全に準拠す
るものである。単独の各モジュールが動作するクロック
速度が、モジュールがスタンドアロン・モードで用いら
れているのか、たとえばSTM−４、STM−4c、STM−64な
どの信号をマップする構成で用いられているのかに関わ
りなく同じままであることは、本発明のその他の利点と
見なされるものである。

基本モジュールの好ましい実施の形態において、スク
ランブル部には、他のモジュールに対するインタフェー
スが設けられ、隣接するモジュールの間でのコーディン
グ・シーケンスの水平の交換が可能となっている。基本
モジュールのこの変形は連結信号に基本モジュールを使
用することを可能とする。

他の好ましい実施の態様はATM（非同期転送モード）
アダプタ部を備えており、これは基本モジュールの送信
（Tx）バージョンの場合には、基本的に自動同期化スク
ランブラである。その生成多項式は規格の規定によりX
⁴³＋１であることが好ましい。（Rx）バージョンにおい
ては、スクランブラは同じ多項式に基づいてデスクラン
ブラで置き換えられる。ATM部はデータ・ストリームに
ビットまたはバイトを埋め込む他の手段と、ATMセル・
ペイロードをワード整合で行えるようにデータを後続段
に伝送する場合に、これらの埋込情報を抽出する手段と
を含んでいることが好ましい。５バイトのセル・ヘッダ
はスクランブルされるものではない。セルをユーザから
受信しない場合、完全な遊休セルがそれぞれ挿入され
（伝送方向）、除去される（受信方向）。

本発明の特性と考えられるこれらおよびその他の新規
な特徴を添付のクレームに記載する。しかしながら、本
発明自体、ならびに好ましい使用モード、およびその他
の目的と利点は、添付図面に関連して読んだ場合に、例
示的な実施の形態の以下の詳細な説明を参照することに
よってもっともよく理解されよう。

図面の簡単な説明 以下の図面を参照して、本発明を以下で詳細に説明す
る。

第１図はSTM−Ｎ信号までのSDH信号階層の概要を示す
図である。

第２図は規格の規定によるVC−４コンテナを備えたST
M−１信号の図である。

第3A図、第3B図はそれぞれ本発明による基本モジュー
ルの送信（Tx）バージョンおよび受信（Rx）バージョン
を示す図である。

第4A図、第4B図は第3A図、第3B図の実施の形態のATM
部の詳細を示す図である。

第５図はフレーム同期化スクランブル部の詳細図であ
る。

第６図は４つのATMタイプの従属物をSTM−４信号へマ
ップする４つの基本モジュールの構成を示す図である。

第７図はSTM−4c信号をATMの622Mbit/秒信号にマップ
する４つの基本モジュールの構成を示す図である。

第８図はATMの622Mbit/秒信号をSTM−4c信号にマップ
する４つの基本モジュールの構成を示す図である。

第９図は４つのATMの622Mbit/秒信号にマップする16
の基本モジュールの構成を示す図である。

発明の好ましい実施例 第3A図および第3B図は本発明のモジュールの例を示
す。第3A図に示したモジュールは155Mbit/SのATMセル・
ストリーム、すなわちATMデータ・フォーマットの信号
を、送信方向にSONET/SDH STM−１信号にマップする。
第3B図に示したモジュールはSONET/SDH規格のSTM−１信
号を、受信方向に155Mbit/sのATMセル・ストリームにマ
ップする。上記のように、送信方向をTxで示し、受信方
向をRxで示す。第3A図および第3B図のモジュールはデー
タ転送率を変化させるものではない。これらの機能はデ
ータのフォーマットを変換するものである。便宜上、上
記のデータ転送率は概算値を表しており、実際には遊休
セルやビット埋込によってさらにひずむことがある。

モジュールがATMセル・ストリームではなく、他の従
属データ・ストリームをSTM−１フォーマットへ、また
このフォーマットからインタフェースする場合には、 （ｉ）Txモジュールの「ATM遊休セル挿入およびペイロ
ード・スクランブル」機能、ならびに （ii）Rxモジュールの「ATM遊休セル除去およびセル・
ペイロード・スクランブル解除」機能を 使用不能とするか、バイパスするか、あるいは他のデ
ータ・フォーマットをSTM−１信号にパッケージするよ
うになされた対応する部分と置き換えるかする。

第３図に示したモジュールは図の各種の機能ブロック
によって示されている基本サブ機能も有している。「フ
レーム輪郭」機能はRxモジュールだけに必要である。Tx
およびRxモジュールの他のサブ機能ブロック、それぞれ
互いにミラー状態となっている。

SONET/SDH規格による第３図のブロックによって実行
されるサブ機能のその他の詳細は、ITU規格勧告（Ｇシ
リーズ）に記載されている。これらの勧告は関連する技
術分野に積極的に関与している人間には周知のものであ
り、一般に入手可能である。特に関心が持たれているの
はG.707、G708、G709および以前のものをまとめたG70
X、ならびにG782「同期ディジタル階層（SDH）機器のタ
イプと一般的特性」、報告書COM XV−Ｒ 110E、およ
びG783「同期ディジタル階層（SDH）機器機能ブロック
の特性」、報告書COM XV−Ｒ 110Eであり、これらは
すべて本発明書の一部をなすものである。さらに、スク
ランブル機構のすべての現行タイプの詳細は、たとえ
ば、B.G.LeeおよびS.C.Leeによって「Scrambling Techn
iques for Digital Transmission」、Springer Verla
g、London 1994で詳細に記載されている。これらの規格
に記載されている機能および第３図の機能ブロックによ
って実行される基本サブ機能は、すべてのSONET/SDHプ
ロセッサ・システムに共通なものである。本実施の形態
のこれらの特徴の詳細な説明は当分野の技術者に付加的
な情報を与えるものではなく、本発明の他の関連する特
徴から目を逸らさせることさえあるから、ある構成にお
ける単独のモジュールの間の（水平な）情報交換を説明
するのに役立つと思われる機能を除き、詳細な説明を省
略する。

第３図のモジュールは、本発明にしたがって、上記の
規格を満たすのに必要な基本サブ機能以外の付加的な特
徴を有している。

第１の付加特徴はいくつかのパラレルおよびシリアル
・モジュール間インタフェースないしポートである。こ
れらのインタフェースには、送信機の場合、第3A図にお
いてT0−T8というラベルが、また受信機の場合、第3B図
においてR0−R8というラベルが付けられている。

インタフェースT0、T1およびR0、R1は連結ATM信号、
たとえばATMの622Mbit/sトラフィックが数個のモジュー
ルの構成を通過する場合に使用される。主として自動同
期化タイプのデスクランブラを備えている、各モジュー
ルのATM部は原則として、データ・ストリーム全体にア
クセスする必要がある。さらに、スクランブルのため
に、ATM部はATMスクランブル部へのワード整合入力を達
成するのに必要な埋込機能および埋込解除機能も備えて
いる。このような埋込機能および埋込解除機能は当分野
で周知であり、実施の形態においては、後続部へデータ
を伝送するときに付加的なあるいは少ない数の遊休クロ
ック・サイクルを導入することによって実現される。

これらの機能を実行するには、セル・スクランブラの
前後でフル・データ・ストリーム、すなわちＮ＊８ビッ
トにアクセスすることが必要である。高いクロック速度
を回避して、Ｎ＊８信号全体をモジュールの間で交換す
る必要がある。STM−4cの場合の受信機については、イ
ンタフェースR0およびR1が同じ情報フローを取り扱っ
て、スクランブル解除およびパッキング解除を行う。上
述したように、これらの水平信号が、たとえば２地点間
（隣接局との直接接続のみ）、バスベース（シングルポ
イント・ツウ・マルチポイントまたはマルチポイント・
ツウ・シングルポイント）、または交換機ベース（Ｎ×
８ビット交換機）のいずれかによって実現できるため、
これらの数値は必ずしもセル・インタフェースのビット
幅と相関している必要はない。

第4A図はTxモジュールがスタンドアロン・モードで、
すなわち８ビット幅のATMセル・ストリームに対する自
動同期化スクランブラとして動作している場合のATMス
クランブル部の構成の詳細を示す。ITUの勧告によれ
ば、セル・ヘッダはスクランブルされない。それ故、セ
ル・ヘッダはマルチプレクサM1を介してポートO2に直接
出力する（入力ポートI2は出力O1に接続され、スクラン
ブラのクロッキングを使用不能としている）。ペイロー
ドはXOR ARRAY（スクランブラのクロッキングが使用可
能）を通すことによってスクランブルされ、最終的に、
マルチプレクサM1を介してポートO2に出力する（入力ポ
ートI1は出力O2に接続されている）。XOR ARRAYに戻る
レジスタC5およびC6から取られたフィードバックととも
にレジスタ・ブロックC1ないしC6は、生成多項式X⁴³＋
１に基づくパラレル・ランダム・シーケンスの生成を表
す。自動同期化スクランブラの原理の特性のため、先頭
をセットするものだけが必要であり、スクランブラに対
して更に定期的に再同期化することは必要ない。

第4B図は４つのモジュールに多重化することによって
分散される32ビットATMセル・ストリームに対するTxモ
ジュールの自動同期化スクランブラの構成を示す。ペイ
ロードは上述のように、データ・バスに対してワード整
合されている。必要な埋込はセル・ヘッダに後続してい
ても、先行していてもかまわない。さらに、セル・ヘッ
ダはスクランブルされず、最終的に、マルチプレクサM1
を介してO2に出力される（入力ポートI2は出力O1に接続
され、スクランブル・クロッキングを使用不能としてい
る）。ペイロードはXOR ARRAY（スクランブラ入力使用
可能）を通すことによってスクランブルされ、最終的
に、マルチプレクサM1（入力ポートI1は出力O1に接続さ
れている）を介してセルを再度バック・ツウ・バックに
パックした後O2に出力される。４×８ビット・データ・
バス幅に対して多項式X⁴³＋１を実施するために、４つ
のモジュールがスタンドアロンの場合に全面的に用いら
れているレジスタのサブセットを使用している（第4A
図）。それ故、１つの８ビットレジスタ段C1を備えてい
る２つのレジスタ（この構成は第4B図に示されてい
る）、２つのカスケード接続された８ビット・レジスタ
段（第4A図のC1、C2）を備えている第３のモジュール、
および１つの８ビットおよび１つの３ビットのカスケー
ド接続されたレジスタ段（第4A図のC6）を備えている第
４のモジュールが使用される。検討しているモジュール
の場合、XOR ARRAYへのフィードバックは常に、隣接す
るモジュールの最終レジスタ段から取られている。した
がって、すてべのモジュールの最終レジスタ段のすべて
の出力は、T0およびT1を介して、すべてのモジュールの
間で交換される。

インタフェースT2（R2）およびT3（R3）を使用して、
個別に収集され、計算されたB3を１つのモジュールから
隣接するモジュールへ送る（第3A図、第3B図参照）。こ
れらのインタフェースはスイッチング論理11（13）へ接
続され、これはスタンドアロン・モードにおいてB3計算
部の出力をPOH挿入部（Txモジュールにおいて）へ、あ
るいはPOH抽出/B3検証部へ伝送する。いくつかのモジュ
ールを相互接続して構成している場合、スイッチ論理は
ａ）「第１」のモジュールにおいて、インタフェースT2
（R2）を介して、R3計算の出力を構成内の次のモジュー
ルへ渡すように切り替えられ、ｂ）中間モジュールにお
いて、１つのオペランドを内部B3計算部の出力とし、第
２のオペランドをインタフェースT3（R3）で受信する入
力として、XOR演算を行い、XOR演算の結果をインタフェ
ースT2（R2）を介して渡すように切り替え、ｃ）最後の
モジュールにおいては、同一のXOR演算を行うが、ただ
し、その結果をPOH挿入部へ、またはPOH抽出/B3検証部
へそれぞれ伝送するように切り替えられる。

インタフェースT6（R6）およびT7（R7）を使用して、
モジュール個別に収集され、計算されたB1項を１つのモ
ジュールから隣接するモジュールへ送る。これらのイン
タフェースはスイッチ論理12（14）に接続されており、
この論理はスタンドアロン・モードにおいて、B1計算部
の出力をSOH挿入部（Txモジュールにおいて）へ、また
はSOH抽出/B1検証部へ伝送する。いくつかのモジュール
が相互接続されて構成されている場合、スイッチ論理は
ａ）「第１」のモジュールにおいて、インタフェースT6
（R6）を介して、B1計算の出力を構成内の次のモジュー
ルへ渡すように切り替えられ、ｂ）中間モジュールにお
いて、１つのオペランドを内部B1計算部の出力とし、第
２のオペランドをインタフェースT7（R7）で受信する入
力として、XOR演算を行い、このXOR演算の結果をインタ
フェースT6（R6）を介して渡すように切り替えられ、
ｃ）構成の最後のモジュールにおいて、同一のXOR演算
を行うが、ただし、その結果をSOH挿入部へ、またはSOH
抽出/B1検証部へそれぞれ伝送するように切り替えられ
る。

STM−１よりも高位のSONET/SDH信号（たとえば、STM
−４、STM−4c）に対して、インタフェースT4およびT5
はSONET/SDHフレーム同期化パラレル・スクランブラの
個別のビット位置との間でのフィードバック情報の交換
を表す。この場合も、フレーム同期スクランブルの周知
の詳細に踏み込むことなく、各スクランブラまたはデス
クランブラをレジスタ・チェーンと見なすことができ、
レジスタの内容はデータ・ストリームの同数のビットを
モジュロ２加算したものである。しかしながら、レジス
タの内容も次のクロック・サイクルでレジスタの内容を
生成するためのフィードバックとして必要である。それ
故、各モジュール内のスクランブラは原則として、155
基本信号（STM−１）よりも大きい信号を変換するとき
に、他のモジュールのレジスタのレジスタ内容を必要と
する。しかしながら、レジスタ内容が特性により、多項
式を生成することにより決定される周期性を有している
場合、１つのモジュールのレジスタ内容を伝送だけを必
要とする低減フィードバック手法を見いだすことができ
る。

この手法は第５図を参照することにより、もっともよ
く明確なものとすることができる。同図には、４つのモ
ジュールの構成、すなわちSTM−４（ｃ）の場合におけ
るスクランブリングが示されている。各モジュールのス
クランブル部は８つのレジスタのチェーン55を備えてお
り、その内容が８ビット幅のデータ・ストリーム56に並
列に追加される。さらに、各モジュールはXOR ARRAYを
備えており、これにはスクランブラが必要とするフィー
ドバックを与えるために、レジスタの内容Ｃが接続され
ている。スタンドアロン・モードにおいて、XOR ARRAY
は内部レジスタ・チェーン、たとえば右から一番目のモ
ジュールにおけるモジュールに対するC0−C7からの入力
を受け取る。32ビット幅のデータ・ストリームD0−D31
を４つのパラレル・モジュールが処理する場合、このモ
ジュールは他のすべてのモジュール、すなわちC8−C31
のレジスタ内容、あるいは、上述のように、１つだけの
レジスタ・チェーン、たとえばC24−C31の内容のいずれ
かを受け取る。後者の場合を第５図のサンプルに示す。
モジュール内での考えられるすべての構成、すなわち
４、16さらにはそれ以上のモジュールのに組合せに対し
て異なるXOR ARRAYの構成を与えることは、このような
ことなる構成の数が限定されており、XORアレイの設計
の基礎となる組合せ論理が非常に複雑だというものでは
ないため、当分野の技術者に問題となることはない。多
項式X⁷＋X⁶＋１およびバイト（レジスタC25−C31）のみ
から取ったフィードバックの場合、個々のレジスタの各
々に対するXOR ARRAYのレイアウトを画定する組合せ関
数は、以下の式のセットで与えられる。

C31,in＝C25,out＋C27,out＋C28,out＋C29,out C30,in＝C25,out＋C26,out＋C27,out＋C28,out＋C31,out C29,in＝C26,out＋C27,out＋C30,out＋C31,out C28,in＝C25,out＋C26,out＋C29,out＋C30,out C27,in＝C28,out＋C29,out＋C31 C26,in＝C27,out＋C28,out＋C30,out C25,in＝C26,out＋C27,out＋C29,out C24,in＝C25,out＋C26,out＋C28,out C23,in＝C27,out＋C31,out C22,in＝C26,out＋C30,out C21,in＝C25,out＋C29,out C20,in＝C25,out＋C28,out＋C31,out C19,in＝C25,out＋C27,out＋C30,out＋C31,out C18,in＝C25,out＋C26,out＋C29,out＋C30,out＋C31,out C17,in＝C28,out＋C29,out＋C30,out＋C31,out C16,in＝C27,out＋C28,out＋C29,out＋C30,out C15,in＝C26,out＋C27,out＋C28,out＋C29,out C14,in＝C25,out＋C26,out＋C27,out＋C28,out C13,in＝C26,out＋C27,out＋C31,out C12,in＝C25,out＋C26,out＋C30,out C11,in＝C29,out＋C31,out C10,in＝C28,out＋C30,out C9,in＝C27,out＋C29,out C8,in＝C26,out＋C28,out C7,in＝C25,out＋C27,out C6,in＝C25,out＋C26,out＋C31,out C5,in＝C30,out＋C31,out C4,in＝C29,out＋C30,out C3,in＝C28,out＋C29,out C2,in＝C27,out＋C28,out C1,in＝C26,out＋C27,out C0,in＝C25,out＋C26,out 受信機の場合、インタフェースR4およびR5が、SONET/
SDHフレーム・パラレル・フレーム同期化スクランブル
解除に関して同じ情報フローを処理する。

これらのインタフェースをサポートするためのモジュ
ール内機能の適切なスイッチ手段が、本発明の第２の付
加的な特徴と考えられる。モジュールのレジスタはそれ
故、それ自体以外の他のRxまたはTxモジュールからの入
力を受け入れることができる。この拡張により、基本モ
ジュールを希望するとおりに構成することができる。上
記に加えて、いくつかのモジュールの特定の構成を参照
して、異なる構成を以下で説明する。

第３の付加的な特徴はモジュール間でシステム・クロ
ックとフレームsync信号を交換するための同期化ポート
T8、R8からなる。同期化ポートはいくつかの動作モード
を選択することを可能とする構成レジスタを含んでい
る。Txモジュールが、それ故SONET/SDH回線が利用でき
る場合、クロック抽出回路がビット・クロック、バイト
・クロックおよびフレームsync信号を与える。これらの
信号は次いで、すべての実装されているモジュールおよ
びその構成部品に分配される。クロック抽出回路は電気
光信号変換および多重化装置の間におかれている。各種
のクロック信号、特に重要なのはフレームsync信号を多
重化装置および各モジュールに並列に、すなわち同時に
分配することも、ある構成の１つのモジュールからファ
ネルすることもでき、この構成は次いで、信号を並列
（ポイントツウマルチポイント）式に、あるいはカスケ
ード（隣接するモジュールの間の２地点間伝送）式に、
同期化ポートを介して他のモジュールに伝送する。この
後者のモードをマスタスレーブ・モードと見なすことも
できる。マスタスレーブ・モードにおいて、フレームsy
nc信号は、時間を遅延させて、各モジュールによって受
信される。しかしながら、これらの遅延が固定されてい
るため、各モジュールのデータ・フローを適切に同期さ
せる、適切にプリセットされたタイマ、カウンタ、ある
いはバッファによって、これらの影響を簡単に中和させ
ることができる。クロックの抽出をモジュールの１つに
統合することもできる。この代替策はしかしながら、本
発明の主たる態様であるモジュール手法と対照的なもの
である。

他のクロック操作モードはモジュールと同じ基板また
はチップに取り付けるか、あるいは完全なシステムの一
部、すなわち別な基板の一部として取り付けるかのいず
れかによる内部発振回路を含んでいる。異なるクロック
回路をスイッチ手段によって接続し、故障が起こった場
合に他のものと置き換えられるようにする。

これらの付加的な特徴のすべてを組み合わせることに
より、モジュールが本発明にしたがって機能する、すな
わち単独で、あるいは類似したモジュールのアセンブリ
の一部として機能するようにすることが可能である。こ
れらの特徴は、従来技術に関連して本願で上述した周知
のSONET/SDHインタフェースのいずれにおいても示され
ていないものである。モジュール自体は規格に準拠した
ものと変わりはないが、モジュールなどの他のものと
「チームワーク」を行う機能が与えられている。

上記で導入したモジュールは汎用のものである。すな
わち、任意の標準化されたSONET/SDH信号レベルにおい
て任意のSONET/SDHプロセッサを構築するために使用す
ることができる。本発明の重要な利点は、クロック速度
（システム・クロック）がすべてのレベルに対して同じ
ままである、すなわちSTM−64信号であっても19.44MHz
であることである。STM−４およびSTM−16レベルにおけ
るSONET/SDHプロセッサの例を、第６図ないし第９図に
示す。モジュール間インタフェースおよびモジュールの
レジスタの正確な機能については、以下で説明する。GS
TM−１という略語を以下で、本発明による汎用STM−１
モジュールに使用する。

STM−１モジュールにおける本発明のモジュールの機能 第3A図および第3B図の構成において、モジュールは基
本的なSTM−１モードで動作している。このモードにお
いて、モジュールの各々は単独で動作する。これを行う
ため、これらのスイッチング装置11、12（13、14）は内
部接続３−１に設定されている。すべての他のインタフ
ェースは「IGNORE」状態に設定されている。他のインタ
フェースはそれ故、STM−１モードの動作では考慮され
ない。接続がすでに存在している場合には、これらは他
のモジュールに接続したままとしておくことができる。
このことはスイッチング要素が適切に設定されていれ
ば、機能に影響を及ぼすことはない。

STM−４モジュールにおける本発明のモジュールの機能 STM−４モジュールにおいては、４つのGSTM−１ Tx
タイプモジュールが第６図に示すように相互接続され
る。この構成、ならびに以下の構成において、モジュー
ルはT4およびT5によって相互接続されて、上述のように
スクランブル・データを交換する。また、第２ないし第
４（左から）のGSTM−１ Txモジュールはそれぞれ、第
１ないし第３のGSTM−１モジュールのT7インタフェース
に接続されている。対応するスイッチの構成は右側のモ
ジュールについては３−２、中間のモジュールについて
は３−2/4−２である。第１のGSTM−１ Txモジュール
はスイッチ構成３−1/4−１にしたがって、すなわち内
部で接続されている。この構成においては、内部B1計算
は３つのモジュールにおいてもはやSOH挿入部に接続さ
れていない。内部B1挿入はこれらにおいて使用不能とさ
れている。上述のように、これにより、レジスタ・チェ
ーンは４番目と最初のGSTM−１モジュールの間に確立さ
れている。動作時に、第２ないし第４のGSTM−１モジュ
ールのビットインターリーブ・パリティ８バイトは、結
合XOR演算される。この演算の結果は単一バイトであ
り、これを「B1」バイトと呼ぶ。

B1バイトはSTM−Ｎ信号のセクション・オーバヘッド
の一部である。これはSONET/SDHネットワークの中継機
によって使用されるセクション・オーバヘッドの一部に
おかれる。オーバヘッドのこの部分が「リジェネレータ
・セクション・オーバヘッド」である（第２図参照）。
中継機はセクション・オーバヘッドのこの部分を使用し
て、他のSONET/SDHフレーム全体を監視する。B1バイト
の特別な機能はSTM−１信号におけるエラー監視を可能
とすることである。B1バイトはSTM−Ｎ信号がスクラン
ブルされた後、STM−Ｎ信号の以前のフレームのすべて
のビットについて計算され、スクランブル前に現行のST
N−Ｎフレームに含められる。

B1バイトの計算に関与するすべてのバイト・シフトお
よびXOR演算に利用可能な時間は、伝送されるSONET/SDH
フレームの最初の行に対する時間である。これはB1バイ
トの計算に関する情報がGSTM−１ Txモジュールへ渡さ
れるように、以前のフレーム全体が伝送されていること
が必要だからであり、またB1バイトがSTM−４フレーム
の２番目の行で伝送される最初のバイトであるため、フ
レームの２番目の行の伝送の開始に間に合うように、B1
バイトの計算を完了しなければならない。したがって、
B1バイトの計算はSTM−４信号の現行フレームの最初の
行が伝送されているときにだけ行うことができる。この
時間はフレーム内の行数によって分割された、伝送対象
のフレーム全体に対する時間、すなわち14μｓである。
STM−64信号（9.6Gb/s）の場合でさえ、１回のバイト・
シフトおよびXOR演算に利用できる時間は依然として約2
20nsである。このことは今日のCMOSテクノロジーによっ
て明確にサポートされている。約19MHz（50ns）のクロ
ック速度によってトリガされるモジュールは実際には、
さらに高い伝送速度もサポートできるものである。

第６図の構成において、B1バイトは上述のビットイン
ターリーブ・パリティ８バイトを「カスケード」接続す
ることによって計算される。セクション・オーバヘッド
の残りはGSTM−１モジュールの４つのSTM−１セクショ
ン・オーバヘッドによってバイト多重化される。これは
単純な多重化演算であり、GSTM−１モジュールの出力を
受け取るマルチプレクサで行うことができる。マルチプ
レクサは本発明の構成のうち、622Mbit/sのSTM−4Tx信
号転送率で動作しなければならない唯一の部分である。

第６図はSTM−4Txモジュールを示す。これと類似し
て、４つのGSTM−１ Rxモジュールを組み合わせて、ST
M−４信号を受け取ることができ、これによって第６図
と逆の手順で個々の従属信号に変換することができる。

STM−4c信号をデータ転送率が622Mbit/sの単一のATM
セル・ストリームに変換するために、第７図に示す構成
を用いることができる。この構成は622Mbit/sのSTM−4c
信号を受信し、これを622Mbit/sのATM信号に変換する。
これを行うために、STM−4c信号を次のようにする。

（ｉ）まず４つの155Mbit/sのデータ・ストリームに多
重化解除し、 （ii）各々が第3B図（第3A図）に関して説明した構造を
有している並列に動作する４つのGSTM−１ Rxモジュー
ルによって処理し、 （iii）単一の622Mbit/sのATM信号に多重化する。

STM−4c信号は単一の結合ペイロードを含んでいる。
このペイロードは第７図の構成の４つのGSTM−１ Rxモ
ジュールに分散される。

STM−4cモードにおいて、４つのGSMT−１ Rxタイプ
のモジュールは第７図に示すように相互接続されてい
る。すでに述べたように、スクランブル・データを交換
するためのR4およびR5インタフェースによる相互接続
は、変更されていない。また、第２ないし第４（左か
ら）のGSTM−１ RxジュールのR6インタフェースはそれ
ぞれ、第１ないし第３のGSTM−１モジュールのR7インタ
フェースに接続されている。対応するスイッチ14の構成
は右側のモジュールについては３−２、中間のモジュー
ルについては３−2/4−２である。第１のGSTM−１ Rx
モジュールはスイッチ構成３−1/4−１にしたがって、
すなわち内部で接続されている。この構成においては、
内部B1計算は３つのモジュールにおいてもはやSOH挿入
部に接続されていない。内部B1挿入はこれらにおいて使
用不能とされている。上述のように、これにより、レジ
スタ・チェーンは４番目と最初のGSTM−１モジュールの
間に確立されている。動作時に、第２ないし第４のGSTM
−１モジュールのビットインターリーブ・パリティ８バ
イトは、結合XOR演算される。この演算の結果は単一バ
イトであり、これを「B1」バイトと呼ぶ。計算されたB1
バイトは次いで、後続のSTM−4c信号（フレーム）のSOH
から抽出されたものと比較される。

BIP−８ B3バイトはSTM−4cのペイロードを保護して
おり、SONET/SDH規格の一部である。パス・エラー監視
（POH）用の仮想コンテナ内に配置され、スクランブル
前に、以前の仮想コンテナのすべてのビットについて計
算される。得られるBIP−８バイトは現行の仮想コンテ
ナのB3バイト位置におかれてから、スクランブルされ
る。BIP−８ B1バイトに関し、BIP B3バイトはSONET/
SDHに基づく標準データ・フレーム・フォーマットの一
部である。ただし、本発明はいくつかの異なるモジュー
ルに対してもB3を計算する方法を提供するものとして独
自のものである。本願の第７図に示す本発明の構成によ
れば、BIP−８ B3バイトはすべてのGSTM−１ Rxモジ
ュールのB3によってアセンブルされる。BIP−８ B3バ
イトの計算はBIP−８ B1バイトの計算と類似してい
る。

この構成において、モジュールはR2およびR3インタフ
ェースによって相互接続されて、B3の計算と検査を行
う。第２ないし第４（左から）のGSTM−１ Rxモジュー
ルのR2インタフェースはそれぞれ、第１ないし第３のGS
TM−１モジュールのR3インタフェースに接続されてい
る。対応するスイッチの構成は右側のモジュールについ
ては３−２、中間のモジュールについては３−2/4−２
である。第１のGSTM−１ Rxモジュールはスイッチ構成
３−1/4−１にしたがって、すなわち内部で接続されて
いる。この構成においては、内部B3計算は３つのモジュ
ールにおいてもはやPOH挿入部に接続されていない。内
部B3挿入はこれらにおいて使用不能とされている。上述
のように、これにより、レジスタ・チェーンは４番目と
最初のGSTM−１モジュールの間に確立されている。動作
時に、第２ないし第４のGSTM−１モジュールのビットイ
ンターリーブ・パリティ８バイトは、結合XOR演算され
る。この演算の結果は単一バイトであり、これを「B3」
バイトと呼ぶ。計算されたB3バイトは次いで、後続のST
M−4c信号（フレーム）のSOHから抽出されたものと比較
される。

この構成において、フレーム・スクランブル部はイン
タフェースR4、R5も上述のようにレジスタ内容の交換の
ために接続されている。

第７図のSTM−4c受信機において、モジュールもATM部
のインタフェースR0およびR1によって接続されている。
第２ないし第４のGSTM−１ RxモジュールのR0インタフ
ェースはそれぞれ、第１ないし第３のGSTM−１ Rxモジ
ュールのR1インタフェースに接続されている。これらの
インタフェースの機能は、第4A図および第4B図を参照し
て上述したものである。

最後に、第７図の個々のGSTM−１ Rxモジュールはデ
マルチプレクサ（DEMUX）に接続されたR8インタフェー
スを有している。これらのR8インタフェースはセクショ
ン・オーバヘッドのA1ないしA2バイトの遷移を検出する
ことによって実行される、検出およびフレーム整合プロ
セスをサポートしている。GSTM−１モジュールにおける
４つのフレーム輪郭サブ機能がすべて、これらがそのR8
インタフェースにおいてA1ないしA2遷移を検出している
ことを示している場合、STM−4cフレームの輪郭が描か
れる。この手法により、SONET/SDH関連機能なしに、デ
マルチプレクサ段を使用することが可能となる。これに
関わらず、デマルチプレクサは要求に応じて、バイトお
よびフレームの整合が達成されるまで、R8を介してビッ
ト・シフト操作を行うことができなければならない。し
かしながら、本発明のモジュール性は、デマルチプレク
サがバイトおよびフレームの整合機能を実行していても
（たとえば、シリアル・シフト・レジスタおよび適切な
比較器によって）、持続する。この場合、インタフェー
スR8を低下させて、デマルチプレクサにおいてフレーム
整合ハンティング・プロセスを初期化する信号およびフ
レーム整合を示す信号を制御することができる。

モジュールのすべての動作はクロック・バスT8、R8に
よって同期化され、これにより第１の（マスタ）モジュ
ールはフレームsyncを後続の（スレーブ）モジュールに
伝送する。STMペイロードの特定のバイトの到着時にモ
ジュールを同期させることなく、フレームsync信号をシ
ステム・クロック信号から導くことができることに留意
すべきである。

第８図はSTM−4c送信機を示す。この構成の機能は第
７図の受信機のものと同様なものであり、基本的に、ST
M−4c信号が生成されているところが異なっている。デ
マルチプレクサの役割を明確とするため、622Mbit/sのA
TMデータ・ストリームが一連のバイトからなっているこ
とを念頭に置くべきである。これらのバイトはデマルチ
プレクサによって、定期的に４つのGSTM−１ Txモジュ
ールに順次分配される。それ故、ATMデータ・ストリー
ムの１番目、５番目、９番目などのバイトはGSTM−１
Txモジュールへ配布される。したがって、SDH信号の仮
想コンテナに挿入されるデータが分解され、４つのGSTM
−１ Txモジュールの間で分配されることが明らかであ
ろう。しかしながら、４つのGSTM−１ Txモジュールの
各々において行われるB1評価機能の結果が、図示のよう
にT6およびT7インタフェースの接続によってまとめられ
るのであるから、BIP−８ B1バイトは依然、第８図に
示した本発明の構成によって計算できる。４つのGSTM−
１ Txモジュールにおいて行われる個別のB3バイト計算
の結果の、T2、T3接続による組合せについても同様であ
る。

BIP−８ B1バイトがすべてのSTM−Ｎモジュールに関
して計算されることに留意すべきである。しかしなが
ら、BIP−８ B3バイトはSONET/SDH規格が結合信号のペ
イロードを保護するように設計されているため、SONET/
SDH規格にしたがい結合信号に対してだけ計算される。

第９図の構成は本発明のモジュールを使用して構築さ
れたSTM−16送信機を示す。図のフォーマットにより、
数字およびその他の識別ラベルのほとんどは省略されて
いるが、これはすべての構成要素をすでに上記で説明し
ており、したがってこのようなモジュールの部分の相互
接続だけが他の情報をもたらすからである。

この回路は４つのSTM−4c信号を多重化する。この構
成には４つのSTM−4c送信機があり、B1レジスタ・チェ
ーンが16のGSTM−１モジュール全体にわたってのびてい
る。レジスタ・チェーンによって計算されたBIP−８ B
1バイトはそれ故、STM−16フレーム全部をカバーしてい
る。同様な設定を使用して、各々が155Mbit/sの16のATM
データ・ストリームを１つのSTM−16信号にマップする
こともできる。この構成においては、ATM側での多重化
は必要ない。

第９図の構成において、16のGSTM Txモジュールがす
べて、信号を他のSONET/SDH信号レベルとの間でインタ
フェースするGSTM−１モジュールと同じクロック速度で
動作することに留意すべきである。この場合も、155Mbi
t/sよりも高いデータ転送率で動作しなければならない
のは、マルチプレクサとデマルチプレクサだけである。
この例において、単一のマルチプレクサは2.488Mbit/s
で動作し、４つのデマルチプレクサは622Mbit/sで動作
する。

第６図−第９図の例はGSTM−１ TxおよびRxモジュー
ルをどのように高位のSONET/SDH信号へ拡張するかを実
証するものである。本発明による高位のSONET/SDH信号
の処理に関する構成において、GSTM−１モジュールのク
ロック速度が、これらが単独で動作しているときと同じ
ものであることに留意することが重要である。モジュー
ルのこの並列動作は構成のデータ・パス幅を広げ、それ
故、システムのスループットを高くする。特定の高位SO
NET/SDH信号の速度への変換は、GSTM−１アーキテクチ
ャの一部ではないマルチプレクサ段で行われる。SDH/SO
NET側のマルチプレクサもしくはデマルチプレクサは、
高位SONET/SDH信号の最高速度で動作する構成の唯一の
構成要素である。SONET/SDHデータ・フレームに関連し
た複雑な制御機能はそれ故、並列GSTM−１全体に分散さ
れると見なすことができ、SONET/SDH機能をもたらす付
加的な段の必要性が不要となる。

STM−16またはSTM−16cの受信機を、第９図に示した
ものと類似した態様で構築できることは、きわめて明ら
かである。同様に、STM−64の送信機と受信機の両方
を、GSTM−１モジュールの基本構成をさらに複製するこ
とにより、本発明にしたがって構築することができる。
これらのインタフェースは本願の第６図−第９図に示し
た手法に類似した態様で接続しなければならない。

本発明を本願の実施例として使用した155Mbit/sより
も遅いクロック速度の基本モジュールにも拡張できる。
たとえば、クロック速度として、SONET STS−１信号レ
ベルに適するものを有しているモジュールを構築するこ
とができる。第６図−第９図の構成に類似した態様で接
続されている３つのこのようなモジュールは、STM−１
信号レベルへのインタフェースを提供できる。このよう
なSTS−１モジュールのクロック速度は、51.84Mbit/sと
なろう。実際には、任意の従属データ・ストリームを、
その従属データ・ストリームのクロック速度を有してい
る適正数のモジュールの構成によって、STM−Ｎデータ
・ストリームにインタフェースさせることができる。

フロントページの続き (72)発明者 レンペンナウ、ヴォルフラム スイス国キルクベッグ、ニイーデルバッ ドシュトラーセ 70 (72)発明者 シンドラー、ハンズ、ルドルフ スイス国ランクナウ、ヴィルデンブウエ ルシュトラーセ 40 (56)参考文献 特開 平５−268180（ＪＰ，Ａ) 特開 平５−292556（ＪＰ，Ａ) 特開 平７−95182（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】データ信号をSONET/SDHデータ・フレーム
   信号に、あるいは逆にマップするデータ通信処理モジュ
   ールにおいて、 POH挿入または抽出手段と、 SOHおよびAUポインタ挿入または抽出手段と、 スクランブル手段と、 第１のエラー検出信号B1の値を判定する手段と、 第２のエラー検出信号B3の値を判定する手段と、 同じ種類の隣接するモジュールの対応するインタフェー
   スに接続可能な少なくとも２つのインタフェース（T6、
   T7;R6、R7）を有しており、前記第１のエラー検出信号B
   1に関連した信号を送受信する第１のスイッチ手段であ
   って、前記インタフェースの１つ（T7,R7）に接続され
   た第１の入力、前記インタフェースの他のもの（T6,R
   6）に接続された第１の出力、前記第１のエラー検出信
   号B1の値を判定する手段に接続された第２の入力、およ
   び前記SOHおよびAUポインタ挿入または抽出手段に接続
   された第２の出力を有し、前記第１および第２の入力を
   前記第１および第２の出力に選択的に接続可能なもの
   と、 同じ種類の隣接するモジュールの対応するインタフェー
   スに接続可能な少なくとも２つのインタフェース（T2、
   T3;R2、R3）を有しており、前記第２のエラー検出信号B
   3に関連した信号を送受信する第２のスイッチ手段であ
   って、前記インタフェースの１つ（T3,R3）に接続され
   た第１の入力、前記インタフェースの他のもの（T2,R
   2）に接続された第１の出力、前記第２のエラー検出信
   号B3の値を判定する手段に接続された第２の入力、およ
   び前記POH挿入または抽出手段に接続された第２の出力
   を有し、前記第１および第２の入力を前記第１および第
   ２の出力に選択的に接続可能なものと、 同じ種類の隣接するモジュールに接続可能な、同期化信
   号を伝送する同期化ポート（T8;R8）と、 前記スクランブル手段を同じ種類の隣接するモジュール
   のスクランブル手段に接続するインタフェース（T4、T
   5;R4、R5）と を有しているモジュール。
2. 【請求項２】ATMセル・ペイロードをスクランブルおよ
   びスクランブル解除するATMアダプタ部をさらに備えて
   おり、該部分が同じ種類の隣接するモジュールのATMア
   ダプタ部への接続用のインタフェース（T0、T1;R0、R
   1）を有している請求項１に記載のモジュール。
3. 【請求項３】請求項１による複数のモジュールと、前記
   モジュールのデータ信号をインタリーブする多重化手段
   （MUX）とを備えているデータ通信プロセッサ。
4. 【請求項４】請求項１による複数のモジュールと、前記
   モジュールのデータ信号をインタリーブする多重化手段
   とを備えており、前記モジュールが等しいクロック速度
   を有しており、該クロック速度が前記多重化手段を動作
   させるものよりも遅いデータ通信プロセッサ。