JPH1175276A - 時間スイッチ - Google Patents
時間スイッチInfo
- Publication number
- JPH1175276A JPH1175276A JP24481397A JP24481397A JPH1175276A JP H1175276 A JPH1175276 A JP H1175276A JP 24481397 A JP24481397 A JP 24481397A JP 24481397 A JP24481397 A JP 24481397A JP H1175276 A JPH1175276 A JP H1175276A
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- Japan
- Prior art keywords
- signal
- frame
- time
- output
- counter
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- Withdrawn
Links
- 230000015654 memory Effects 0.000 abstract description 34
- 239000000284 extract Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ２種類のメモリを用いず簡素な構成の時間ス
イッチを提供する。 【解決手段】 時間スイッチは、入ハイウエイ11より入
力される周波数8KHZの時分割多重フレームの信号111 を
フレームメモリ12〜14に蓄積し、フレーム内のタイムス
ロットの順序を変更した時分割多重フレームの信号112
とし、セレクタ15を介して出ハイウエイ16に出力する。
フレーム同期回路17は、出側の信号112 でフレーム同期
信号を抽出し、カウンタ18のリセット信号171 を出力す
る。読出しデコーダ19は、カウンタからの上位ビットを
デコードしてフレームメモリの１つに読出し開始信号19
1 を出力し、保持メモリ21は、入側信号111 のタイムス
ロットの順番を出側信号112 の順番に配列したフレーム
メモリのタイムスロットアドレス211 を保持して、フレ
ームメモリのすべてに出力する。
イッチを提供する。 【解決手段】 時間スイッチは、入ハイウエイ11より入
力される周波数8KHZの時分割多重フレームの信号111 を
フレームメモリ12〜14に蓄積し、フレーム内のタイムス
ロットの順序を変更した時分割多重フレームの信号112
とし、セレクタ15を介して出ハイウエイ16に出力する。
フレーム同期回路17は、出側の信号112 でフレーム同期
信号を抽出し、カウンタ18のリセット信号171 を出力す
る。読出しデコーダ19は、カウンタからの上位ビットを
デコードしてフレームメモリの１つに読出し開始信号19
1 を出力し、保持メモリ21は、入側信号111 のタイムス
ロットの順番を出側信号112 の順番に配列したフレーム
メモリのタイムスロットアドレス211 を保持して、フレ
ームメモリのすべてに出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、時分割多重交換に
おける入力信号を出側伝送路の信号位相で出力する時間
スイッチに関するものである。
おける入力信号を出側伝送路の信号位相で出力する時間
スイッチに関するものである。
【０００２】
【従来の技術】従来の時間スイッチは、入力信号を出側
の位相に変換するためのエラスチックストアというメモ
リに一旦蓄積し、その出力を２面のフレームメモリに１
フレームずつ書き込み、その後、出側に出力するように
構成されていた。
の位相に変換するためのエラスチックストアというメモ
リに一旦蓄積し、その出力を２面のフレームメモリに１
フレームずつ書き込み、その後、出側に出力するように
構成されていた。
【０００３】
【発明が解決しようとする課題】この従来の方式は、上
述のような２種類のメモリを必要とし、両者に書込みを
しなければならないという欠点があった。
述のような２種類のメモリを必要とし、両者に書込みを
しなければならないという欠点があった。
【０００４】本発明はこのような従来技術の欠点を解消
し、２種類のメモリを用いず簡素な構成の時間スイッチ
を提供することを目的とする。
し、２種類のメモリを用いず簡素な構成の時間スイッチ
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、時分割
多重された入力信号が入力され、入力信号のフレーム内
のタイムスロットの順番を変更して出力信号として出力
する時間スイッチは、１フレームのタイムスロットの情
報をそれぞれ格納する第１、第２および第３の記憶手段
と、入力信号の同期情報に同期して第１、第２および第
３の記憶手段に入力信号のタイムスロットの情報の格納
アドレスを指示する第１の計数手段と、第１、第２およ
び第３の記憶手段のアドレスと出力信号のタイムスロッ
トの前記順番との関係を記憶する出力アドレス記憶手段
と、出力信号の同期情報に同期して出力アドレス記憶手
段のアドレスを第１、第２および第３の記憶手段に与え
る第２の計数手段とを含み、第１、第２および第３の記
憶手段は、入力信号を記憶し、前記順番で出力信号を出
力することを特徴とする。
多重された入力信号が入力され、入力信号のフレーム内
のタイムスロットの順番を変更して出力信号として出力
する時間スイッチは、１フレームのタイムスロットの情
報をそれぞれ格納する第１、第２および第３の記憶手段
と、入力信号の同期情報に同期して第１、第２および第
３の記憶手段に入力信号のタイムスロットの情報の格納
アドレスを指示する第１の計数手段と、第１、第２およ
び第３の記憶手段のアドレスと出力信号のタイムスロッ
トの前記順番との関係を記憶する出力アドレス記憶手段
と、出力信号の同期情報に同期して出力アドレス記憶手
段のアドレスを第１、第２および第３の記憶手段に与え
る第２の計数手段とを含み、第１、第２および第３の記
憶手段は、入力信号を記憶し、前記順番で出力信号を出
力することを特徴とする。
【０００６】このような本発明によれば、第１、第２お
よび第３の記憶手段は、入力信号を記憶し、１フレーム
の格納終了後に出力信号を出力するので、任意のタイム
スロットを任意の順番に変更することができる。
よび第３の記憶手段は、入力信号を記憶し、１フレーム
の格納終了後に出力信号を出力するので、任意のタイム
スロットを任意の順番に変更することができる。
【０００７】
【発明の実施の形態】次に添付図面を参照して本発明に
よる時間スイッチの実施例を詳細に説明する。図１は本
発明による実施例の時間スイッチの機能ブロック図であ
る。この図において、時間スイッチ10は、入ハイウエイ
11と接続されたフレームメモリ12〜14を有し、例えば、
入ハイウエイ11よりフレーム周波数8KHZ（周期 125μs
）の時分割多重フレーム（図３）の形式の入力信号111
が入力されて、これをフレームメモリ12〜14に蓄積
し、フレーム内のタイムスロットの順序を変更した時分
割多重フレームの出力信号112 を形成し、セレクタ15を
介して接続される出ハイウエイ16にこれを出力する時分
割時間スイッチ回路である。図３は、入ハイウエイ11お
よび出ハイウエイ16で転送される信号111 および112 の
構成例を示す。これからわかるように、１フレームは、
フレーム同期信号Ｓと、自然数ｎ個のタイムスロットTS
0 、TS1 、TS2 ・・・・TSn-1 の８ビットの信号AI、BI・・・・
とよりなる。フレームメモリ12〜14は、このように３面
の記憶領域で構成され、それぞれ１フレームに含まれる
ｎ個のタイムスロットの信号を記憶する蓄積容量を有す
る。
よる時間スイッチの実施例を詳細に説明する。図１は本
発明による実施例の時間スイッチの機能ブロック図であ
る。この図において、時間スイッチ10は、入ハイウエイ
11と接続されたフレームメモリ12〜14を有し、例えば、
入ハイウエイ11よりフレーム周波数8KHZ（周期 125μs
）の時分割多重フレーム（図３）の形式の入力信号111
が入力されて、これをフレームメモリ12〜14に蓄積
し、フレーム内のタイムスロットの順序を変更した時分
割多重フレームの出力信号112 を形成し、セレクタ15を
介して接続される出ハイウエイ16にこれを出力する時分
割時間スイッチ回路である。図３は、入ハイウエイ11お
よび出ハイウエイ16で転送される信号111 および112 の
構成例を示す。これからわかるように、１フレームは、
フレーム同期信号Ｓと、自然数ｎ個のタイムスロットTS
0 、TS1 、TS2 ・・・・TSn-1 の８ビットの信号AI、BI・・・・
とよりなる。フレームメモリ12〜14は、このように３面
の記憶領域で構成され、それぞれ１フレームに含まれる
ｎ個のタイムスロットの信号を記憶する蓄積容量を有す
る。
【０００８】時間スイッチ10はフレーム同期回路17を有
する。フレーム同期回路17は、信号線 112-Sから得られ
る出力信号112 よりフレーム同期信号Ｓを抽出し、これ
をカウンタ18のリセット信号171 として出力する回路で
ある。カウンタ18は、フレームメモリ12〜14から蓄積情
報を読み出すための信号を出力31に出力する計数回路で
ある。出力31の上位２ビットは３面のフレームメモリ12
〜14の１つを指定し、また下位ビットは、リセット信号
171 でリセットされてタイムスロットTSでｎ進に歩進す
るフレームメモリ12〜14上の蓄積位置アドレスを構成し
ている。そのカウント出力31は、上位ビットが読出しデ
コーダ19にも接続されている。
する。フレーム同期回路17は、信号線 112-Sから得られ
る出力信号112 よりフレーム同期信号Ｓを抽出し、これ
をカウンタ18のリセット信号171 として出力する回路で
ある。カウンタ18は、フレームメモリ12〜14から蓄積情
報を読み出すための信号を出力31に出力する計数回路で
ある。出力31の上位２ビットは３面のフレームメモリ12
〜14の１つを指定し、また下位ビットは、リセット信号
171 でリセットされてタイムスロットTSでｎ進に歩進す
るフレームメモリ12〜14上の蓄積位置アドレスを構成し
ている。そのカウント出力31は、上位ビットが読出しデ
コーダ19にも接続されている。
【０００９】デコーダ19は、カウンタ18の上位ビットを
デコードして、フレームメモリ12〜14のうちのデコード
結果に対応する１つに読出し開始信号191 として出力す
る復号回路である。カウンタ18の出力31のうち下位ビッ
トは保持メモリ21に接続されている。保持メモリ21は、
入側信号111 のタイムスロットTSの順番を出力信号112
の順番に再配列したフレームメモリのタイムスロットア
ドレス211 を保持して、フレームメモリ12〜14のすべて
へ出力する保持回路である。これらの信号191および211
によりフレームメモリ面12、13および14からのタイム
スロット情報の読出しが行なわれる。
デコードして、フレームメモリ12〜14のうちのデコード
結果に対応する１つに読出し開始信号191 として出力す
る復号回路である。カウンタ18の出力31のうち下位ビッ
トは保持メモリ21に接続されている。保持メモリ21は、
入側信号111 のタイムスロットTSの順番を出力信号112
の順番に再配列したフレームメモリのタイムスロットア
ドレス211 を保持して、フレームメモリ12〜14のすべて
へ出力する保持回路である。これらの信号191および211
によりフレームメモリ面12、13および14からのタイム
スロット情報の読出しが行なわれる。
【００１０】入ハイウエイ11は別のフレーム同期回路22
にも接続されている。フレーム同期回路22は、入力信号
111 より同期信号Ｓを抽出してこれを別のカウンタ23に
そのリセット信号221 として与える同期抽出回路であ
る。カウンタ23は、その出力の上位ビットとして、３を
法として２を加えて得た値をカウンタ出力231 に出力
し、リセット信号221 でリセットされる計数回路であ
る。カウンタ23はまた、フレームメモリ12〜14に入力信
号111 を書き込むために、その出力 231の上位の２ビッ
トにリセット信号221 を付した値をセットし、また下位
ビットはタイムスロットTSの数をｎ進カウントした値を
出力する。これらのビットはフレームメモリの３面12〜
14に供給される。
にも接続されている。フレーム同期回路22は、入力信号
111 より同期信号Ｓを抽出してこれを別のカウンタ23に
そのリセット信号221 として与える同期抽出回路であ
る。カウンタ23は、その出力の上位ビットとして、３を
法として２を加えて得た値をカウンタ出力231 に出力
し、リセット信号221 でリセットされる計数回路であ
る。カウンタ23はまた、フレームメモリ12〜14に入力信
号111 を書き込むために、その出力 231の上位の２ビッ
トにリセット信号221 を付した値をセットし、また下位
ビットはタイムスロットTSの数をｎ進カウントした値を
出力する。これらのビットはフレームメモリの３面12〜
14に供給される。
【００１１】カウンタ出力 231は別のデコーダ24にも接
続されている。デコーダ24は、カウンタ23の上位２ビッ
トをデコードして、フレームメモリ12〜14のうちのデコ
ード結果に対応する１つに書込みイネーブル信号241 を
出力する復号回路である。この信号241 を受けたフレー
ムメモリは、下位ビット231 のアドレスに対応する記憶
位置に入力信号111 のタイムスロット情報を格納する。
続されている。デコーダ24は、カウンタ23の上位２ビッ
トをデコードして、フレームメモリ12〜14のうちのデコ
ード結果に対応する１つに書込みイネーブル信号241 を
出力する復号回路である。この信号241 を受けたフレー
ムメモリは、下位ビット231 のアドレスに対応する記憶
位置に入力信号111 のタイムスロット情報を格納する。
【００１２】フレームメモリ12〜14からは、出力信号11
2 のフレーム同期信号Ｓに同期してタイムスロット情報
３フレームの周期で読み出される。図２は時間スイッチ
10の動作例を示すタイムチャートであり、時刻Ｔはカウ
ンタ18の上位および下位ビットが０に復帰した時点を表
わす。以後、一方のカウンタ18は、周期125 μs ごとに
フレームメモリの第１面〜第３面12〜14の読取りを終了
して上位ビットをカウントアップし、時刻Ｔ＋125 μs
で１、時刻Ｔ＋250 μs で２となり、３面の読み取った
時刻Ｔ＋375 μs で０に復帰する３進カウンタとして動
作する。他方のカウンタ23には、カウンタ18の上位ビッ
トに２を加えた値が、入ハイウエイ11の入力信号111 の
フレーム同期信号Ｓに同期して取り込まれる。入ハイウ
エイ11の入力信号111 の先頭は時刻Ｔ〜時刻Ｔ＋125 μ
s の間の時刻Ｔ＋tiにあり、カウンタ18の上位ビットは
２を保持する。この動作が繰り返し行なわれる結果、カ
ウンタ18の上位ビットは０から１へ、さらに１から２へ
と歩進し、これによって順次、繰り返しフレームメモリ
の第１面〜第３面の読出しが行なわれる。また、カウン
タ23は上位ビットを２から０へ、そして０から１へと巡
回し、第３面〜第１面の読出しが行なわれる。時刻Ｔ＋
tjの場合は、第１面〜第３面の読出しに対応して第２
面、第３面、そして第１面の読出しが行なわれる。
2 のフレーム同期信号Ｓに同期してタイムスロット情報
３フレームの周期で読み出される。図２は時間スイッチ
10の動作例を示すタイムチャートであり、時刻Ｔはカウ
ンタ18の上位および下位ビットが０に復帰した時点を表
わす。以後、一方のカウンタ18は、周期125 μs ごとに
フレームメモリの第１面〜第３面12〜14の読取りを終了
して上位ビットをカウントアップし、時刻Ｔ＋125 μs
で１、時刻Ｔ＋250 μs で２となり、３面の読み取った
時刻Ｔ＋375 μs で０に復帰する３進カウンタとして動
作する。他方のカウンタ23には、カウンタ18の上位ビッ
トに２を加えた値が、入ハイウエイ11の入力信号111 の
フレーム同期信号Ｓに同期して取り込まれる。入ハイウ
エイ11の入力信号111 の先頭は時刻Ｔ〜時刻Ｔ＋125 μ
s の間の時刻Ｔ＋tiにあり、カウンタ18の上位ビットは
２を保持する。この動作が繰り返し行なわれる結果、カ
ウンタ18の上位ビットは０から１へ、さらに１から２へ
と歩進し、これによって順次、繰り返しフレームメモリ
の第１面〜第３面の読出しが行なわれる。また、カウン
タ23は上位ビットを２から０へ、そして０から１へと巡
回し、第３面〜第１面の読出しが行なわれる。時刻Ｔ＋
tjの場合は、第１面〜第３面の読出しに対応して第２
面、第３面、そして第１面の読出しが行なわれる。
【００１３】このように、あるメモリ面の書込み終了後
に、そのメモリ面の読出しが行なわれるので、図３の入
ハイウエイ11の入力信号111 のフレームの順序で出ハイ
ウエイ16の出力信号112 のフレームを出力し、かつフレ
ーム内のタイムスロットTSの内容を変換することが可能
である。
に、そのメモリ面の読出しが行なわれるので、図３の入
ハイウエイ11の入力信号111 のフレームの順序で出ハイ
ウエイ16の出力信号112 のフレームを出力し、かつフレ
ーム内のタイムスロットTSの内容を変換することが可能
である。
【００１４】
【発明の効果】このように本発明によれば、従来のエラ
スチックストアを用いることなく時間スイッチが構成さ
れる。したがって、メモリ方式が同一となり、従来の２
回書込みがなくなり、消費電力が少なくなるなどの効果
が期待される。
スチックストアを用いることなく時間スイッチが構成さ
れる。したがって、メモリ方式が同一となり、従来の２
回書込みがなくなり、消費電力が少なくなるなどの効果
が期待される。
【図１】本発明による時間スイッチの実施例の機能構成
を示す図である。
を示す図である。
【図２】図１に示す実施例の動作例を示すタイムチャー
トである。
トである。
【図３】図１に示す実施例における入出力信号のタイム
スロットとフレーム同期信号の構成例を示す図である。
スロットとフレーム同期信号の構成例を示す図である。
10 時間スイッチ 11 入ハイウエイ 12〜14 フレームメモリ 15 セレクタ 17、22 フレーム同期回路 18、23 カウンタ 19、24 デコーダ 21 保持メモリ
Claims (2)
- 【請求項１】 時分割多重された入力信号が入力され、
該入力信号のフレーム内のタイムスロットの順番を変更
して出力信号として出力する時間スイッチにおいて、該
スイッチは、 １フレームのタイムスロットの情報をそれぞれ格納する
第１、第２および第３の記憶手段と、 前記入力信号の同期情報に同期して第１、第２および第
３の記憶手段に該入力信号の前記タイムスロットの情報
の格納アドレスを指示する第１の計数手段と、 第１、第２および第３の記憶手段のアドレスと前記出力
信号のタイムスロットの前記順番との関係を記憶する出
力アドレス記憶手段と、 前記出力信号の同期情報に同期して前記出力アドレス記
憶手段のアドレスを第１、第２および第３の記憶手段に
与える第２の計数手段とを含み、 第１、第２および第３の記憶手段は、前記入力信号を記
憶し、前記順番で前記出力信号を出力することを特徴と
する時間スイッチ。 - 【請求項２】 請求項１に記載の時間スイッチにおい
て、第１、第２および第３の記憶手段は、１フレームの
格納終了後に記憶信号を出力することを特徴とする時間
スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24481397A JPH1175276A (ja) | 1997-08-27 | 1997-08-27 | 時間スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24481397A JPH1175276A (ja) | 1997-08-27 | 1997-08-27 | 時間スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1175276A true JPH1175276A (ja) | 1999-03-16 |
Family
ID=17124341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24481397A Withdrawn JPH1175276A (ja) | 1997-08-27 | 1997-08-27 | 時間スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1175276A (ja) |
-
1997
- 1997-08-27 JP JP24481397A patent/JPH1175276A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |