JP2869673B2 - データ通信システム - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は１つの主装置と複数の端末装置との間で、時
分割多重によりデータ通信を行うデータ通信システムに
関する。

［従来の技術］ 従来のこの種のデータ通信システムは第２図に示す構
成のものが知られている。

このシステムは１つの主装置１と、複数の端末装置２
（2a〜2d）とから構成されている。主装置１は端末装置
の数に対応するCPU3（3a〜3d）、メモリ（4a〜4d）、シ
フトレジスタ５（5a〜5d）、インタフェイス回路６（6a
〜6d）と、全端末装置に共通に使用される基本クロック
発生回路７、シフトレジスタ用同期信号生成回路８、ア
ドレスカウンタ９およびシフトレジスタ5eから構成され
ている。

一方端末装置２は、CPU20、メモリ21、シフトレジス
タ22（22a、22b）、インタフェイス回路23およびアドレ
スカウンタ24から構成されている。

このような装置において、主装置１から端末装置２へ
データを送信する場合について説明する。

送信するデータはアドレスカウンタ９によりアドレス
を指定することにより、メモリ４内に格納されているデ
ータが送出される。アドレスカウンタ９はサイクリック
にメモリ４のアドレスを生成する。メモリ４からのデー
タとアドレスカウンタ９からのアドレスとはパラレルな
データとして送られてきて、シフトレジスタ５を経るこ
とによりシリアルデータに変換される。これらのデータ
（DAT1、DAT2、DAT3、DAT4）、アドレス（ADR）とクロ
ック（CLK）、同期信号（SYNC）との関係を示すのタイ
ムチャート第３図に示す。

シフトレジスタ用信号生成回路８は基本クロック発生
回路７から出力されるクロックCLKの立ち上がり８回毎
にに１回のパルス信号を発生させることにより同期信号
SYNCを作る。なおパルスの間隔は一定であればよく８回
以外でもよい。

これらのクロックCLKおよび同期信号SYNCを用いて主
装置側のアドレスカウンタ９や端末装置側のアドレスカ
ウンタ24を動作させたり、シウトレジスタ５や22によっ
て８ビットのパラレル／シリアル変換を行う。各シフト
レジスタ5a〜5dから出力されるシリアルなデータとアド
レスとはインタフェイス回路6a〜6d内でクロックCLKお
よび同期信号SYLCと結合され、適当な伝送フォーマット
に変換されて（例えばエンベロープ化など）主装置１か
ら端末装置２へ送信される。送信されたデータとアドレ
スとは端末装置２側のインタフェイス回路23で受信さ
れ、もとの形のシリアルなデータとアドレスおよびクロ
ックCLK、同期信号SYNCとして出力される。ここでシリ
アルなデータとアドレスとはシフトレジスタ22によりパ
ラレルに変換され、アドレスが指定するメモリ21の所定
番地へ格納される。

次に、端末装置２から主装置１へデータを送信する場
合について説明する。ここで送信するデータはアドレス
カウンタ24によりアドレスを指定されたメモリ21内に格
納されているデータである。なおアドレスカウンタ24
は、アドレスをサイクリックに生成する。

アドレスカウンタ24はインタフェース回路23より出力
されるクロックCLKと同期信号SYNCにより動作する。メ
モリ21とアドレスカウンタ24から送られるパラレルなデ
ータとアドレスとはシフトレジスタ22によりシリアルな
データとアドレスとに変換されインタフェース回路23へ
出力される。インタフェース回路23では、シリアルなデ
ータとアドレスとを所定の伝送フォーマットに変換し、
主装置１のアドレス回路６へ送信する。インタフェース
回路６では送られてきたフォーマットからもとのシリア
ルなデータとアドレスとに変換し、シフトレジスタ５に
よってパラレルなデータとアドレスとに変換し、アドレ
スが指定するメモリ４の所定番地へデータを格納する。

［発明が解決しようとする課題］ しかし上述した従来のシステムでは、装置側に端末装
置の数と同じ数だけのCPUとメモリとが必要となり、端
末装置側にはアドレスカウンタが必要となる。したがっ
てインタフェース数が増えるほど全体として類似した回
路が増えてしまうという問題点があった。

本発明は上述した問題点を解消するためになされたも
ので、インタフェース数が増加しても、部品点数がそれ
ほど増加しない簡素化されたデータ通信システムを提供
することを目的とする。

［課題を解決するための手段］ 本発明は、主装置と複数の端末装置とを具備し、該主
装置内に設けられた複数のインタフェース回路を介して
対応する各端末装置との間でデータの授受を行なうデー
タ通信システムにおいて、主装置に前記インタフェース
回路を介して該主装置から送信されるデータの有効／無
効を判定するデータを送信データのアドレスに付加する
第１の手段を設け、各端末装置に判定データが有効と判
断した時のみ送信データを受け取って記憶手段に格納す
る第２の手段と、主装置から送信されてきたデータアド
レスを自らのデータを主装置に送信するためのアドレス
として使用し端末装置から主装置へ所望のデータを送信
する第３の手段とを設け、主装置に前記端末装置から送
信されたデータを前記インタフェース回路毎に多重化し
て主装置内の記憶手段に格納する第４の手段を設けたこ
とを特徴とする。

〔作用〕

本発明は上記構成を採用することにより、下記のよう
に動作する。

（１）主装置から端末装置へ送信する場合、本発明では
シリアルなアドレスのうちの１ビットへデータの有効／
無効を選択するビットが挿入される。そして端末装置側
でアドレスに含まれたデータの選択ビットが有効を示す
時のみ直接記憶手段（メモリ）へデータを格納する。

（２）端末装置から主装置へ送信する場合、送信される
データは主装置から送られてきたアドレスが指定する記
録手段（メモリ）のデータである。この場合にはアドレ
ス中の選択ビットが有効／無効であるかに関係なく、デ
ータを受けたアドレスと合わせて送信する。主装置側で
は送られてきたフォーマットからもとのシリアルなデー
タとアドレスとに変換し、多重回路へ出力しテインタフ
ェース毎に多重化してアドレスが指定する記憶手段（メ
モリ）の番地へデータを格納する。

［実施例］ 第１図は本発明の一実施例を示すブロック構成図であ
る。第２図に示す従来のシステムと異なる点は、主装置
１内のCPU3とメモリ４とを１つずつとした点と、端末装
置２側のアドレスカウンタ24を無くした点である。その
代わりに主装置１内に、アドレスカウンタ９の後段にイ
ンタフェース切り換え用カウンタ10を設け、そのカウン
タ値をデコードしてアドレス中の１ビットに挿入するた
めのデコーダ11とセレクタ12とを設けた。さらに主装置
１が受信するデータとアドレスとを時分割多重化する多
重化回路13を設けた。

なお図中の符号は第２図に示す従来のシステムの構成
部分と同一部分には、同一符号を付しその詳細説明は省
略する。

次に第１図のシステムの動作を説明する。

まず主装置１から端末装置２へデータを送信する場合
について説明する。ここで送信されるデータはアドレス
カウンタ９およびインタフェース切替用カウンタ10によ
りアドレス指定されたメモリ４内のデータである。アド
レスカウンタ９は、サイクリックにアドレスを設定す
る。インタフェース切替用カウンタ10はサイクリックに
インタフェース数をカウントする。メモリ４とアドレス
カウンタ９とから送られるパラレルなデータとアドレス
とはシフトレジスタ5aを介してシリアルなデータとアド
レスとに変換される。これらのデータとアドレスおよび
クロックCLK、同期信号SYNCとの関係は第２図に示した
従来のシステムの場合と同様である。

インタフェース切替用カウンタ10はアドレスカウンタ
９が１周すると、１つのカウントアップしてその出力は
２進符号からデコーダ11を介してデコードされる。デコ
ードされた出力はシフトレジスタ5bからのシリアルなア
ドレス８ビットのうちの１ビットへセレクタ12により挿
入される。

第４図にはアドレス８ビット分のフォーマット例を示
したものである。８ビットの内本来のアドレスは７ビッ
トであり、残りの１ビットはデータの有効／無効を選択
するビットとなっている。シフトレジスタ５から出力さ
れたシリアルなデータは、全インタフェース回路6a〜6d
に同一内容がそのまま送られ、セレクタ12を経てシリア
ルなアドレスおよびクロックCLK、同期信号SYNCと結合
され適当な伝送フォーマットに変換されて端末装置２内
のインタフェース回路23で受信される。インタフェース
回路23はもとのシリアルなデータとアドレス、それにク
ロックCLKおよび同期信号SYNCを出力する。シリアルな
データとアドレスとはシフトレジスタ22でパラレルデー
タに変換されアドレスに含まれたデータの選択ビットが
有効を示す時のみ、直接メモリ21へデータとして格納さ
れる。

次に端末装置２から主装置へ送信する場合について説
明する。ここで送信するデータは主装置１から送られて
きたアドレスが指定するメモリ21のデータである。なお
この時には、アドレス中の選択ビットが有効／無効であ
るかに関係なく、データを受けたアドレスとあわせて送
信する。

主装置１のインタフェース回路６までの伝送の過程
は、第２図に示す従来のシステムと同様である。インタ
フェース回路６は送られてきたフォーマットからもとの
シリアルなデータとアドレスとに変換し、多重回路13へ
出力する。多重回路13では受けたデータとアドレスとを
同期信号SYNCおよびインタフェース切替用カウンタ10に
より切替えて多重化し、シフトレジスタ５に送る。シフ
トレジスタ５によってデータとアドレスとはパラレルデ
ータに変換され、データはアドレスが指定するメモリ４
の番地内へ格納される。

［発明の効果］ 以上説明したように本発明によれば、主装置にインタ
フェース回路を介して該主装置から送信されるデータを
有効／無効を判定するデータを送信データに付加する第
１の手段と、端末装置から送信されたデータをインタフ
ェース回路毎に多重化して主装置内の記憶手段に格納す
る第４の手段を設け、各端末装置に判定データが有効と
判断した時のみ送信データを受け取って記憶手段に格納
する第２の手段と、主装置から送信されてきたデータア
ドレスを自らのデータを前記主装置に送信するためのア
ドレスとして使用し端末装置から主装置へ所望のデータ
を送信する第３の手段とを設けたので、主装置内のCPU
とメモリとをそれぞれ１つとするような回路構成とする
ことができ、主装置及び端末装置を構成する部品点数を
大幅に削減することが可能となる。このため同じ情報量
を通信するデータ通信システムとして安価な装置を実現
できる。

【図面の簡単な説明】

第１図は、本発明にかかるデータ通信システムの概略構
成を示すブロック図、第２図は従来のデータ通信システ
ムの概略構成を示すブロック図、第３図は本発明で使用
されるデータ、アドレス、クロックおよび同期信号のタ
イミング関係を示すタイムチャート、第４図は本発明に
おけるアドレス８ビット分のフォーマットの１例を示す
図である。 図において、１……主装置、２（2a、2b・・・2d）……
端末装置、３……CPU、４……メモリ、５……シフトレ
ジスタ、６（6a、・・・6d）……インタフェース回路、
７……基本クロック発生回路、８……シフトレジスタ用
同期信号生成回路、９……アドレスカウンタ、10……イ
ンタフェース切替用カウンタ、11……デコーダ、12……
セレクタ、13……多重回路、20……CPU、21……メモ
リ、22……シフトレジスタ、23……インタフェース回
路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/44 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】主装置と複数の端末装置とを具備し、該主
   装置内に設けられた複数のインタフェース回路を介して
   対応する各端末装置との間でデータの授受を行なうデー
   タ通信システムにおいて、 前記主装置に前記インタフェース回路を介して該主装置
   から送信されるデータの有効／無効を判定するデータを
   送信データのアドレスに付加する第１の手段を設け、 前記各端末装置に前記判定データが有効と判断した時の
   み前記送信データを受け取って記憶手段に格納する第２
   の手段と、前記主装置から送信されてきたデータアドレ
   スを自らのデータを前記主装置に送信するためのアドレ
   スとして使用し前記端末装置から前記主装置へ所望のデ
   ータを送信する第３の手段とを設け、 前記主装置に前記端末装置から送信されたデータを前記
   インタフェース回路毎に多重化して前記主装置内の記憶
   手段に格納する第４の手段を設けたことを特徴とするデ
   ータ通信システム。