JPH1132383A - 時分割スイッチ - Google Patents

Abstract

(57)【要約】 【課題】 時分割電子交換機の時分割スイッチに関し、
信頼性、経済性、利便性を向上することを目的とする。 【解決手段】 ＮチャネルのハイウェイをＭ本収容する
時分割スイッチにおいて、通話路メモリ４_N および通話
路制御メモリ８_N をＮアドレスのメモリ単位をＭ個で構
成し、主カウンタ１０１_N はハイウェイのクロックをＮ
計数して通話路メモリおよび通話路制御メモリにシーケ
ンシャルアドレスとして供給し、通話路制御メモリは、
Ｍ個のメモリ単位から通話路メモリのランダムアドレス
を並行して抽出して通話路メモリに供給し、通話路メモ
リは、主カウンタから供給されるシーケンシャルアドレ
スをＭ倍の速度で時分割して各メモリ単位に入力し、ま
た通話路制御メモリからＭ個並行して供給されるランダ
ムアドレスをＭ多重して対応するメモリ単位に入力する
ことにより、主カウンタおよび通話路制御メモリはハイ
ウェイと等速のクロックで動作し、通話路メモリのみを
ハイウェイのＭ倍の高速クロックで動作可能とする様に
構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は時分割スイッチに関
し、特に時分割電子交換機の通話路装置に使用される時
分割スイッチに関する。

【０００２】

【従来の技術】図１４は従来ある時分割スイッチを例示
する図であり、図１５は図１４における通話路メモリの
アドレス割当を例示する図であり、図１６は図１４にお
ける通話路制御メモリのアドレス割当を例示する図であ
り、図１７は図１４における書込および読出アドレスの
伝達経路を例示する図であり、図１８は図１４における
バスインタフェース回路を例示する図であり、図１９は
図１４におけるクロック逓倍回路を例示する図であり、
図２０は入出力ハイウェイにおけるチャネル配置を例示
する図であり、図２１は通話路メモリ入力データを例示
する図であり、図２２は通話路メモリ出力データを例示
する図であり、図２３は図１４における入力ハイウェイ
のフレーム位相吸収状況を例示する図である。

【０００３】図１４に示される時分割スイッチは、図２
０に示される如き構成を有する４組のハイウェイ（Ｈ
Ｗ）を、それぞれ入力ハイウェイ（ＨＷ_I ）および出力
ハイウェイ（ＨＷ_O ）として収容する。

【０００４】なお個々のハイウェイ（ＨＷ）を（Ｈ
Ｗ_A ）、（ＨＷ_B ）、（ＨＷ_C ）、（ＨＷ_D ）と称し、
個々の入力ハイウェイ（ＨＷ_I ）を（ＨＷ_IA）、（ＨＷ
_IB）、（ＨＷ_IC）、（ＨＷ_ID）と称し、個々の出力ハイ
ウェイ（ＨＷ_O ）を（ＨＷ_OA）、（ＨＷ_OB）、（Ｈ
Ｗ_OC）、（ＨＷ_OD）と称する、以下同様。

【０００５】更に各ハイウェイ（ＨＷ）は、それぞれ８
本の伝送路（ｈｗ）から構成される。なお個々の伝送路
（ｈｗ）を（ｈｗ₀ ）乃至（ｈｗ₇ ）と称し、入力ハイ
ウェイ（ＨＷ_IA）の各伝送路（ｈｗ）を（ｈｗ_IA0 ）乃
至（ｈｗ_IA7 ）と称し、出力ハイウェイ（ＨＷ_OA）の各
伝送路（ｈｗ）を（ｈｗ_OA0 ）乃至（ｈｗ_OA7 ）と称す
る、以下同様。

【０００６】各伝送路（ｈｗ）には、それぞれ毎秒３２
Ｍビットのクロック（ＣＫ_32M ）に同期して直列伝送す
る５１２チャネル（ＣＨ）を配置し、各ハイウェイ（Ｈ
Ｗ）毎に４０９６チャネル（ＣＨ）、４組のハイウェイ
（ＨＷ_A ）乃至（ＨＷ_D ）で合計１６３８４チャネル
（ＣＨ₀ ）乃至（ＣＨ₁₆₃₈₃ ）を、図２０に示される如
く配置している。

【０００７】従来ある時分割スイッチは、図１４に示さ
れる如く、各入力ハイウェイ（ＨＷ _I ）に対応して１組
宛設けられたエラスティックストアメモリ（ＥＳＭ）
（１）および直並列変換回路（Ｓ／Ｐ）（２）と、各出
力ハイウェイ（ＨＷ_O ）毎に１組宛設けられた並直列変
換回路（Ｐ／Ｓ）（７）と、時分割スイッチに共通に１
組設けられた多重回路（ＭＵＸ）（３）、通話路メモリ
（ＳＰＭ）（４）、選択回路（ＳＥＬ）（５）、分離回
路（ＤＭＸ）（６）、通話路制御メモリ（ＳＣＭ）
（８）、バスインタフェース回路（ＰＩＦ）（９）およ
びタイミング制御回路（ＴＩＭ）（１０）とから構成さ
れる。

【０００８】通話路メモリ（ＳＰＭ）（４）は、全入力
ハイウェイ（ＨＷ_IA）乃至（ＨＷ_ID）が保有する全チャ
ネル（ＣＨ₀ ）乃至（ＣＨ₁₆₃₈₃ ）と同数の語を記憶す
る二面のメモリ部（ＳＰＭ_F ）（４０）〔個々のメモリ
部（ＳＰＭ_F ）（４０）を（４０_A ）および（４０_B ）
と称する〕と、各メモリ部（ＳＰＭ_F ）（４０_A ）およ
び（４０_B ）に対応して設けられる選択回路（ＳＥＬ）
（４２_A ）および（４２_B ）とから構成され、各メモリ
部（ＳＰＭ_F ）（４０）は、それぞれ４Ｋ語を記憶する
メモリ単位（ＲＡＭ）（４１）〔個々のメモリ単位（Ｒ
ＡＭ）（４１）を（４１₀ ）乃至（４１₃ ）と称し、メ
モリ部（ＳＰＭ_F ）（４０_A ）を構成する各メモリ単位
（ＲＡＭ）（４１）を（４１_A0）乃至（４１_A3）と称
し、メモリ部（ＳＰＭ_F ）（４０_B ）を構成する各メモ
リ単位（ＲＡＭ）（４１）を（４１ _B0）乃至（４１_B3）
と称する〕から構成される。

【０００９】また通話路制御メモリ（ＳＣＭ）（８）
は、各メモリ部（ＳＰＭ_F ）（４０_A）および（４
０_B ）と同数の語を記憶する一面のメモリ部（ＳＣ
Ｍ_F ）（８０）と、通話路制御メモリインタフェース回
路（ＳＣＩＦ）（８２）とから構成され、メモリ部（Ｓ
ＣＭ_F ）（８０）は、各メモリ部（ＳＰＭ_F ）（４
０_A ）および（４０_B ）と同様に、それぞれ４キロ語を
記憶するメモリ単位（ＲＡＭ）（８１）〔個々のメモリ
単位（ＲＡＭ）（８１）を（８１₀ ）乃至（８１₃ ）と
称する〕から構成される。

【００１０】各メモリ部（ＳＰＭ_F ）（４０）に対する
通話路メモリアドレス（ａ_SPM ）は、図１５に示される
如く、第１のメモリ単位（ＲＡＭ）（４１₀ ）のメモリ
単位アドレス（ａ₄₁）＝０乃至４０９５に対応して通話
路メモリアドレス（ａ_SPM ）＝０乃至４０９５を割当
て、第２のメモリ単位（ＲＡＭ）（４１₁ ）のメモリ単
位アドレス（ａ₄₁）＝０乃至４０９５に対応して通話路
メモリアドレス（ａ_SPM）＝４０９６乃至８１９１を割
当て、第３のメモリ単位（ＲＡＭ）（４１₂ ）のメモリ
単位アドレス（ａ₄₁）＝０乃至４０９５に対応して通話
路メモリアドレス（ａ_SPM ）＝８１９２乃至１２２８７
を割当て、第４のメモリ単位（ＲＡＭ）（４１₃ ）のメ
モリ単位アドレス（ａ₄₁）＝０乃至４０９５に対応して
通話路メモリアドレス（ａ_SPM ）＝１２２８８乃至１６
３８３を割当てている。

【００１１】また通話路制御メモリ（ＳＣＭ）（８）に
対する通話路制御メモリアドレス（ａ_SCM ）も、図１６
に示される如く、メモリ部（ＳＰＭ_F ）（４０_A ）およ
び（４０_B ）と同様に割当てている。

【００１２】通話路制御メモリ（ＳＣＭ）（８）のメモ
リ部（ＳＣＭ_F ）（８０）には、通話路制御メモリイン
タフェース回路（ＳＣＩＦ）（８２）の制御により、図
示されぬプロセッサから外部バスおよびバスインタフェ
ース回路（ＰＩＦ）（９）を介して伝達される交換情
報、即ち時分割スイッチにより交換接続〔即ちチャネル
の入替〕を行う入力ハイウェイ（ＨＷ_I ）のチャネル番
号に対応する通話路メモリアドレス（ａ_SPM ）と、出力
ハイウェイ（ＨＷ_O ）のチャネル番号に対応する通話路
制御メモリアドレス（ａ_SCM ）との一対が格納されてい
る。

【００１３】なおバスインタフェース回路（ＰＩＦ）
（９）は、図１８に示される如く、オーダ制御回路（Ｏ
Ｃ）（９１）およびデータラッチ回路（ＬＣＨ）（９
３）を具備し、１６ビット幅の外部バスを介して図示さ
れぬプロセッサと接続されている。

【００１４】またタイミング制御回路（ＴＩＭ）（１
０）には、主カウンタ（ＣＮＴ）（１０１）、クロック
逓倍回路（ＣＭＰ）（１０２）および面切替制御回路
（ＦＳＣ）（１０３）が設けられている。

【００１５】クロック逓倍回路（ＣＭＰ）（１０２）
は、図１９に示される如く、位相同期逓倍回路（ＡＰＬ
Ｌ）（１０４）および四分周回路（１／４）（１０５）
を具備し、時分割スイッチ内で生成される、各入力ハイ
ウェイ（ＨＷ_I ）と同一速度〔毎秒３２メガビット）の
クロック（ＣＫ_32M ）を端子（ＣＫ₁ ）から入力される
と、位相同期逓倍回路（ＡＰＬＬ）（１０４）および四
分周回路（１／４）（１０５）により４逓倍した毎秒１
２８Ｍビットの高速クロック（ＣＫ_128M）を生成し、端
子（ＣＫ₂ ）から出力する。

【００１６】主カウンタ（ＣＮＴ）（１０１）は、クロ
ック逓倍回路（ＣＭＰ）（１０２）が生成した高速クロ
ック（ＣＫ_128M）を計数し、１フレーム周期（Ｔ_F ＝１
２５マイクロ秒）内に計数値（ｎ＝０乃至１６３８３）
を繰返し出力し、通話路メモリ（ＳＰＭ）（４）および
通話路制御メモリ（ＳＣＭ）（８）に供給する。

【００１７】面切替制御回路（ＦＳＣ）（１０３）は、
主カウンタ（ＣＮＴ）（１０１）の計数値（ｎ）が（０
乃至１６３８３）を循環計数する１フレーム周期
（Ｔ_F ）毎に面切替信号（Ａ／Ｂ）を発生し、通話路メ
モリ（ＳＰＭ）（４）に供給する。

【００１８】通話路制御メモリ（ＳＣＭ）（８）におい
ては、通話路制御メモリインタフェース回路（ＳＣＩ
Ｆ）（８２）が、タイミング制御回路（ＴＩＭ）（１
０）から供給される計数値（ｎ＝０乃至１６３８３）
を、読出用の通話路制御メモリアドレス（ａ_SCMR）とし
てメモリ部（ＳＣＭ_F ）（８０）の各メモリ単位（ＲＡ
Ｍ）（８１₀ ）乃至（８１₃ ）に入力して読出動作を実
行し、各通話路制御メモリアドレス（ａ_SCM ）に格納さ
れている通話路メモリアドレス（ａ_SPM ）を抽出し、読
出用の通話路メモリアドレス（ａ_SPMR）として通話路メ
モリ（ＳＰＭ）（４）に供給する。

【００１９】次に、従来ある時分割スイッチの動作状況
を、図１４乃至図２３を用いて説明する。各入力ハイウ
ェイ（ＨＷ_I ）の各入力伝送路（ｈｗ_I ）上の各チャネ
ル（ＣＨ）を経由して、図２１(a) に示される如き入力
直列データ（ｄ_ISCH）が、クロック（ＣＫ_32M ）の８周
期〔タイムスロット（ＴＳ）と称する〕毎に到着する
と、各入力ハイウェイ（ＨＷ_I ）に対応して設けられて
いるエラスティックストアメモリ（ＥＳＭ）（１）がそ
れぞれ図２３に示される如き、前方向の位相差を最大３
２ビット迄吸収した後、各入力ハイウェイ（ＨＷ_I ）に
対応して設けられている直並列変換回路（Ｓ／Ｐ）
（２）に伝達する。

【００２０】各直並列変換回路（Ｓ／Ｐ）（２）は、対
応する入力ハイウェイ（ＨＷ_I ）内の各入力伝送路（ｈ
ｗ_I ）から到着した入力直列データ（ｄ_ISCH）をそれぞ
れ入力並列データ（ｄ_IPCH）に変換した後、対応する入
力ハイウェイ（ＨＷ_I ）毎に時分割多重して出力する。

【００２１】その結果、４組の直並列変換回路（Ｓ／
Ｐ）（２_A ）乃至（２_D ）から、図２１(b) に示す如き
４組の入力並列データ列（ｄ_IPCH0 ）……、
（ｄ_IPCH1 ）……、（ｄ_IPCH2 ）……、（ｄ_IPCH3 ）…
…が出力され、多重回路（ＭＵＸ）（３）に伝達され
る。

【００２２】多重回路（ＭＵＸ）（３）は、直並列変換
回路（Ｓ／Ｐ）（２_A ）乃至（２_D）から伝達された４
組の入力並列データ列（ｄ_IPCH0 ）……、（ｄ_IPCH1 ）
……、（ｄ_IPCH2 ）……、（ｄ_IPCH3 ）……を、タイミ
ング制御回路（ＴＩＭ）（１０）から伝達される高速ク
ロック（ＣＫ_128M）に同期して時分割多重し、図２１
(c) に示される如き、１組の入力並列データ列（ｄ
_IPCH0 ）……を生成し、通話路メモリ（ＳＰＭ）（４）
に伝達する。

【００２３】以上の過程を１フレーム周期（Ｔ_F ）間継
続すことにより、入力ハイウェイ（ＨＷ_IA）乃至（ＨＷ
_ID）から到着する１６３８４チャネル（ＣＨ₀ 乃至ＣＨ
_{1638 3} ）分の入力直列データ（ｄ_ISCH0 ）乃至（ｄ
_ISCH16383 ）が、高速クロック（ＣＫ_128M）に同期した
１組の入力並列データ列（ｄ_IPCH0 ）乃至（ｄ
_IPCH16383）として通話路メモリ（ＳＰＭ）（４）に伝
達される。

【００２４】通話路メモリ（ＳＰＭ）（４）において
は、各選択回路（ＳＥＬ）（４２_A ）および（４２_B ）
が、タイミング制御回路（ＴＩＭ）（１０）から供給さ
れる面切替信号（Ａ／Ｂ）に同期して、タイミング制御
回路（ＴＩＭ）（１０）から供給される計数値（ｎ）
〔＝書込用の通話路メモリアドレス（ａ_SPMW）〕と、通
話路制御メモリ（ＳＣＭ）（８）から供給される読出用
の通話路メモリアドレス（ａ_SPMR）とを交互に、背反的
に選択し、それぞれ対応するメモリ部（ＳＰＭ_F ）（４
０_A ）および（４０_B ）に供給する。

【００２５】例えば現フレーム周期（Ｔ_F ）に、選択回
路（ＳＥＬ）（４２_A ）が計数値（ｎ）〔＝書込用の通
話路メモリアドレス（ａ_SPMW）〕を選択し、対応するメ
モリ部（ＳＰＭ_F ）（４０_A ）に供給すると、メモリ部
（ＳＰＭ_F ）（４０_A ）は、多重回路（ＭＵＸ）（３）
から伝達される入力並列データ列（ｄ_IPCH0 ）乃至（ｄ
_IPCH16383 ）を、各メモリ単位（４１_A0）乃至（４
１_A3）の対応する通話路メモリアドレス（ａ_SPM ＝０乃
至１６３８３）に順番に格納する。

【００２６】これど並行して、選択回路（ＳＥＬ）（４
２_B ）が読出用の通話路メモリアドレス（ａ_SPMR）を選
択し、対応するメモリ部（ＳＰＭ_F ）（４０_B ）に供給
すると、メモリ部（ＳＰＭ_F ）（４０_B ）は、各メモリ
単位（４１_A0）乃至（４１_A3）の、入力される読出用の
通話路メモリアドレス（ａ_SPMR）に格納されている入力
並列データ（ｄ_IPCH）を抽出し、出力並列データ（ｄ
_OPCH）として選択回路（ＳＥＬ）（５）に伝達する。

【００２７】選択回路（ＳＥＬ）（５）は、メモリ部
（ＳＰＭ_F ）（４０_B ）を構成する各メモリ単位（４１
_B0）乃至（４１_B3）から抽出された出力並列データ（ｄ
_OPCH）を、高速クロック（ＣＫ_128M）に同期して抽出順
に配列し、図２２(a) に示される如き、１組の出力並列
データ列（ｄ_OPCH0 ）……として出力し、分離回路（Ｄ
ＭＸ）（６）に伝達する。

【００２８】分離回路（ＤＭＸ）（６）は、選択回路
（ＳＥＬ）（５）から伝達された１組の出力並列データ
列（ｄ_OPCH0 ）……を、図２２(b) に示される如く、ク
ロック（ＣＫ_32M ）に同期して、４組の出力並列データ
列（ｄ_OPCH0 ）……、（ｄ_{OPCH 1} ）……、（ｄ_OPCH2 ）
……、（ｄ_OPCH3 ）……に分離し、各出力ハイウェイ
（ＨＷ_OA）、（ＨＷ_OB）、（ＨＷ_OC）、（ＨＷ_OD）に対
応して設けられている並直列変換回路（Ｐ／Ｓ）
（７_A ）乃至（７_D ）に伝達する。

【００２９】各並直列変換回路（Ｐ／Ｓ）（７）は、分
離回路（ＤＭＸ）（６）から伝達された出力並列データ
列（ｄ_OPCH）……をそれぞれ時分割分離し、分離した各
出力並列データ（ｄ_OPCH）を出力直列データ（ｄ_OSCH）
に変換した後、図２２(c) に示される如く、対応する出
力ハイウェイ（ＨＷ_O ）内の各出力伝送路（ｈｗ_O ）
に、クロック（ＣＫ_32M ）のタイムスロット（ＴＳ）に
同期して送出する。

【００３０】以上の過程を１フレーム周期（Ｔ_F ）間継
続すことにより、選択回路（ＳＥＬ）（５）から高速ク
ロック（ＣＫ_128M）に同期して出力される１組の出力並
列データ列（ｄ_OPCH0 ）乃至（ｄ_OPCH16383 ）が、タイ
ムスロット（ＴＳ）に同期した３２組の出力直列データ
列（ｄ_OSCH0 ）……乃至（ｄ_OSCH31）……として、それ
ぞれ出力ハイウェイ（ＨＷ_OA）乃至（ＨＷ_OD）内の各出
力伝送路（ｈｗ_OA0 ）乃至（ｈｗ_OA7 ）、（ｈｗ_OB0 ）
乃至（ｈｗ_OB7 ）、（ｈｗ_OC0 ）乃至（ｈｗ_{OC 7} ）、
（ｈｗ_OD0 ）乃至（ｈｗ_OD7 ）に送出される。

【００３１】

【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある時分割スイッチにおいては、下記の如
き問題が発生している。 問題点１ それぞれクロック（ＣＫ_32M ）に同期する入力ハイウェ
イ（ＨＷ_I ）および出力ハイウェイ（ＨＷ_O ）を４組収
容し、１６３８４チャネル（ＣＨ）を交換接続する時分
割スイッチにおいては、通話路メモリ（ＳＰＭ）（４）
および通話路制御メモリ（ＳＣＭ）（８）が何れもハイ
ウェイクロック（ＣＫ_32M ）の４倍速度の高速クロック
（ＣＫ_128M）で動作する必要があり、タイミング制御回
路（ＴＩＭ）（１０）内の主カウンタ（ＣＮＴ）（１０
１）も高速クロック（ＣＫ_128M）を計数する等、各種制
御回路の実現が困難となると共に、消費電力も増大し、
安定動作を損なう恐れがあった。

【００３２】更に収容ハイウェイ（ＨＷ）のチャネル多
重度が増加すると、この問題は益々深刻となる。 問題点２ タイミング制御回路（ＴＩＭ）（１０）は、クロック
（ＣＫ_32M ）から高速クロック（ＣＫ_128M）を生成する
為に、クロック逓倍回路（ＣＭＰ）（１０２）を使用し
ているが、クロック逓倍回路（ＣＭＰ）（１０２）は動
作可能なクロック（ＣＫ_32M ）が制限されており、広範
囲のクロック（ＣＫ）を使用するハイウェイ（ＨＷ）を
収容することが不可能であった。 問題点３ エラスティックストアメモリ（ＥＳＭ）（１）は、タイ
ミング制御回路（ＴＩＭ）（１０）が基準とするフレー
ムに対してフレーム位相の進んだ入力ハイウェイ（ＨＷ
_I ）しかフレーム位相差を吸収出来ず、フレーム位相の
遅れた入力ハイウェイ（ＨＷ_I ）のフレーム位相差を吸
収することは不可能であった。 問題点４ バスインタフェース回路（ＰＩＦ）（９）は、１６ビッ
ト幅の外部バス専用であった為、例えば８ビット幅の外
部バスを使用していた既存の時分割スイッチと置換える
ことが不可能であった。 問題点５ バスインタフェース回路（ＰＩＦ）（９）が通話路制御
メモリ（ＳＣＭ）（８）内に交換情報を格納し、または
通話路制御メモリ（ＳＣＭ）（８）に格納済の交換情報
を抽出する為には、プロセッサは、各通話路制御メモリ
アドレス（ａ_{SC M} ）毎に格納指令または抽出指令を伝達
する必要があった為、例えば通話路制御メモリ（ＳＣ
Ｍ）（８）の初期設定段階等で、通話路制御メモリ（Ｓ
ＣＭ）（８）内に全交換情報を格納し、または通話路制
御メモリ（ＳＣＭ）（８）内に格納済の全交換情報を抽
出する必要が生ずると、多大の時間と労力を費やす恐れ
があった。

【００３３】本発明は、前述の各問題点１乃至５を解決
し、当該時分割スイッチの信頼性、経済性および利便性
を向上することを目的とする。

【００３４】

【課題を解決するための手段】図１は本発明の原理図で
ある。図１において、（ＨＷ）は時分割スイッチに収容
される入力および出力ハイウェイ、（Ｎ）は各ハイウェ
イ（ＨＷ）のチャネル数、（Ｍ）は入力ハイウェイ（Ｈ
Ｗ）および出力ハイウェイ（ＨＷ）の数である。

【００３５】本発明による時分割スイッチは、各入力ハ
イウェイ（ＨＷ）に対応して設けられたエラスティック
ストアメモリ（１_N ）、通話路メモリ（４_N ）、通話路
制御メモリ（８_N ）、バスインタフェース回路（９_N ）
およびタイミング制御回路（１０_N ）を具備している。

【００３６】また通話路メモリ（４_N ）は、Ｍ個のメモ
リ単位（４１_N ）と、通話路メモリ制御手段（４０１）
とを具備し、また通話路制御メモリ（８_N ）は、Ｍ個の
メモリ単位（８１_N ）と、通話路制御メモリ制御手段
（８０１）とを具備し、更にタイミング制御回路（１０
_N ）は、主カウンタ（１０１_N ）と、高速クロック生成
手段（１１０）とを具備する。

【００３７】各エラスティックストアメモリ（１_N ）
は、収容される各入力ハイウェイ（ＨＷ）のフレーム位
相を、時分割スイッチ内で生成される基準フレームのフ
レーム位相に位相同期させる。

【００３８】通話路メモリ（４_N ）は、それぞれ各ハイ
ウェイ（ＨＷ）のチャネル多重度（Ｎ）に等しいアドレ
スを有するハイウェイ数（Ｍ）と同数のメモリ単位（４
１_N）から構成され、入力および出力ハイウェイ（Ｈ
Ｗ）がそれぞれ有する全チャネル数（Ｎ×Ｍ）に等しい
アドレスを有する。

【００３９】通話路制御メモリ（８_N ）は、各ハイウェ
イ（ＨＷ）のチャネル多重度（Ｎ）に等しいアドレスを
有するハイウェイ（ＨＷ）と同数のメモリ単位（８
１_N ）から構成され、前記入力および出力ハイウェイ
（ＨＷ）がそれぞれ有する全チャネル数（Ｎ×Ｍ）に等
しいアドレスを有する通話路制御メモリ（８_N ）と、バ
スインタフェース回路（９_N ）は、外部バスを経由して
入力される通話路メモリ（４_N ）のランダムアクセス用
アドレスと、該ランダムアクセス用アドレスの通話路制
御メモリ（８_N ）に対する書込用アドレスとの組合せを
受信した場合に、通話路制御メモリ（８_N ）内の、書込
用アドレスにより指定されるメモリ単位（８１_N ）の指
定アドレスに、ランダムアクセス用アドレスを格納す
る。

【００４０】主カウンタ（１０１_N ）は、各入力および
出力ハイウェイ（ＨＷ）のチャネル伝送速度に等しい速
度の基準クロック（ＣＫ_N ）を入力および出力ハイウェ
イ（ＨＷ）のチャネル多重度数（Ｎ）だけ繰返し計数
し、計数値（ｎ）を通話路メモリ（４_N ）および通話路
制御メモリ（８_N ）に供給する。

【００４１】高速クロック生成手段（１１０）は、基準
クロック（ＣＫ_N ）を入力されると、基準クロック（Ｃ
Ｋ_N ）を前記所定数（Ｍ）倍に逓倍した高速クロック
（ＣＫ _NXM ）を生成し、前記通話路メモリ（ＳＰＭ）
（４_N ）に供給する。

【００４２】通話路制御メモリ制御手段（８０１）は、
主カウンタ（１０１_N ）から供給される計数値（ｎ）を
読出用のアドレスとして、各メモリ単位（８１_N ）に並
行して入力することにより、各メモリ単位（８１_N ）に
格納されている通話路メモリ（４_N ）のランダムアクセ
ス用のアドレスを、基準クロック（ＣＫ_N ）に同期して
並行してシーケンシャルに読出し、並行して通話路メモ
リ（４_N ）に供給する。

【００４３】通話路メモリ制御手段（４０１）は、主カ
ウンタ（１０１_N ）から供給される計数値（ｎ）をシー
ケンシャルアドレスとして、各メモリ単位（４１_N ）に
並行して入力すると共に、高速クロック生成手段（１１
０）から供給される高速クロック（ＣＫ_NXM ）に同期し
て、各メモリ単位（４１_N ）を所定の順序で時分割的に
活性化することにより、総てのメモリ単位（４１_N ）の
総ての記憶領域に高速クロック（ＣＫ_NXM ）に同期して
シーケンシャルにアクセスし、且つ通話路制御メモリ
（８_N ）の各メモリ単位（８１_N ）から並行して供給さ
れる各ランダムアクセス用アドレスを、高速クロック生
成手段（１１０）から供給される高速クロック（ＣＫ
_NXM ）に同期して、所定の順序で時分割多重化し、各ラ
ンダムアクセス用アドレスが、通話路メモリ（４_N ）を
構成する何れのメモリ単位（４１_N ）に割当てられてい
るかを分析し、該当するメモリ単位（４１_N ）を各ラン
ダムアクセス用アドレスに同期して活性化することによ
り、該ランダムアクセス用アドレスによりアクセスす
る。〔以上、請求項１に対応〕 なお通話路メモリ（４_N ）は、入力および出力ハイウェ
イ（ＨＷ）がそれぞれ有する全チャネル数（Ｎ×Ｍ）の
アドレスをそれぞれ有する二面のメモリ部を有し、主カ
ウンタ（１０１_N ）の計数値（ｎ）がチャネル数（Ｎ）
を繰返し計数するフレーム周期に同期して、一方のメモ
リ部に入力ハイウェイ（ＨＷ）から到着するデータを書
込むのと並行して、他方のメモリ部に格納済のデータを
読出し、出力ハイウェイ（ＨＷ）に送出し、以上の書込
周期と読出周期とを交互に繰返すことが考慮される。
〔請求項２に対応〕 また通話路制御メモリ（８_N ）は、各メモリ単位（８１
_N ）をそれぞれ二つの記憶領域に分割し、主カウンタ
（１０１_N ）から供給される計数値（ｎ）の内、最下位
ビットを含まない計数値を読出用アドレスとして入力
し、前記分割された二つの記憶領域の内容を、前記各読
出用アドレス周期内で基準クロック（ＣＫ_N）に同期し
て交互に読出し、主カウンタ（１０１_N ）からの計数値
（ｎ）に同期して通話路メモリ（４_N ）に供給し、該各
読出用アドレス周期内の読出動作を行っていない期間
を、バスインタフェース回路（９_N ）によるランダムア
クセス用アドレスの格納用に割当てることが考慮され
る。〔請求項３に対応〕 またタイミング制御回路（１０_N ）は、高速クロック生
成手段（１１０）が生成する高速クロック（ＣＫ_NXM ）
と、外部から供給される高速クロック（ＣＫ_{NX M} ）と異
なる速度を有する高速クロック（ＣＫ_Y ）とを、指定に
より切替えて出力する切替手段（１２０）を付設するこ
とが考慮される。〔請求項４に対応〕またエラスティッ
クストアメモリ（１_N ）は、主カウンタ（１０１_N ）の
初期設定値を変更することにより、収容される前記各入
力ハイウェイ（ＨＷ）のフレーム位相を、時分割スイッ
チ内で生成される基準フレームのフレーム位相に対して
前方向および後方向に位相同期範囲を変更可能とするこ
とが考慮される。〔請求項５に対応〕 またバスインタフェース回路（９_N ）は、それぞれ異な
るビット幅を有する外部バスに接続可能な複数種類のイ
ンタフェースを有し、複数種類のディジタル交換機に適
用可能とすることが考慮される。〔請求項６に対応〕 更にバスインタフェース回路（９_N ）は、外部バスを経
由して他の時分割スイッチとの間で、通話路制御メモリ
（８_N ）に格納済の情報を、ＤＭＡ転送可能とするＤＭ
Ａ制御手段（９０１）を付設することが考慮される。
〔請求項７に対応〕 従って、本発明（請求項１乃至３）によれば、時分割ス
イッチを構成する通話路メモリのみが収容各ハイウェイ
のクロックの収容数倍の高速クロックに同期して動作
し、その他の通話路制御メモリおよび主カウンタ等は各
ハイウェイのクロックと同一速度で動作可能となり、各
種制御回路の実現も容易となり、消費電力も削減されて
安定動作が可能となり、また本発明（請求項４）によれ
ば、内蔵するタイミング制御回路で生成する所定速度以
外に、外部から供給される高速クロックも利用可能とな
り、広範囲のクロックを使用するハイウェイを収容可能
となり、また本発明（請求項５）によれば、収容ハイウ
ェイのフレーム位相を、基準フレーム位相に対して前方
向および後方向に位相同期可能となり、また本発明（請
求項６）によれば、各種の外部バスに適合可能となる
為、各種の交換機に適用可能となり、更に本発明（請求
項７）によれば、通話路制御メモリの記憶内容を、ＤＭ
Ａ機能により転送可能となり、当該時分割スイッチの信
頼性、経済性および利便性が大幅に向上する。

【００４４】

【発明の実施の形態】以下、本発明の実施形態を図面に
より説明する。図２は本発明の実施形態による時分割ス
イッチを示す図であり、図３は図２における通話路メモ
リのアドレス割当を例示する図であり、図４は図２にお
ける通話路制御メモリのアドレス割当を例示する図であ
り、図５は図２における書込および読出アドレスの伝達
経路を例示する図であり、図６は図２におけるバスイン
タフェース回路を例示する図であり、図７は図６におけ
る１６ビット用オーダ制御回路を例示する図であり、図
８は図２におけるクロック選択回路を例示する図であ
り、図９は図２における通話路メモリ制御回路の信号波
形を例示する図であり、図１０は図２における入力ハイ
ウェイのフレーム位相吸収状況を例示する図であり、図
１１は図６における信号波形を例示する図であり、図１
２は図２におけるＤＭＡ信号を例示する図であり、図１
３は図２におけるＤＭＡ転送動作手順を例示する図であ
る。なお、全図を通じて同一符号は同一対象物を示す。
また入出力ハイウェイにおけるチャネル配置、通話路メ
モリ入力データおよび通話路メモリ出力データは、それ
ぞれ図２０、図２１および図２２に示す通りとする。

【００４５】図２に示される時分割スイッチにも、図１
４に示される従来ある時分割スイッチと同様に、それぞ
れ８組の伝送路（ｈｗ）を有する４組の入力ハイウェイ
（ＨＷ_I ）および出力ハイウェイ（ＨＷ_O ）を収容され
ており、各入出力ハイウェイ（ＨＷ）のチャネル多重度
はそれぞれ４０９６チャネル（ＣＨ）であり、各データ
（ｄ_CH）はクロック（ＣＫ_32M ）に同期して伝送される
〔図２０参照〕。

【００４６】本発明の実施形態による時分割スイッチ
は、図２に示される如く、各入力ハイウェイ（ＨＷ_I ）
に対応して１組宛設けられたエラスティックストアメモ
リ（ＥＳＭ）（１_N ）および直並列変換回路（Ｓ／Ｐ）
（２）と、各出力ハイウェイ（ＨＷ_O ）毎に１組宛設け
られた並直列変換回路（Ｐ／Ｓ）（７）と、時分割スイ
ッチに共通に１組設けられた通話路メモリ（ＳＰＭ）
（４_N ）、選択回路（ＳＥＬ）（５）、分離回路（ＤＭ
Ｘ）（６）、通話路制御メモリ（ＳＣＭ）（８_N ）、バ
スインタフェース回路（ＰＩＦ）（９_N ）およびタイミ
ング制御回路（ＴＩＭ）（１０_N ）とから構成される。

【００４７】なお図２乃至図１３においては、図１にお
ける高速クロック生成手段（１１０）としてクロック選
択回路（ＣＫＳ）（１０６）がタイミング制御回路（Ｔ
ＩＭ）（１０_N ）内に設けられ、また図１における切替
手段（１２０）として選択回路（ＳＥＬ）（１０７）が
クロック選択回路（ＣＫＳ）（１０６）内に設けられ、
また図１における通話路メモリ制御手段（４０１）とし
て４組の通話路メモリインタフェース回路（ＳＰＩＦ）
（４３）が通話路メモリ（ＳＰＭ）（４_N ）内に設けら
れ、また図１における通話路制御メモリ制御手段（８０
１）として４組の通話路制御メモリインタフェース回路
（ＳＣＩＦ）（８２_N ）が通話路制御メモリ（ＳＣＭ）
（８_N ）内に設けられ、更に図１におけるＤＭＡ制御手
段（９０１）としてＤＭＡ制御回路（ＤＭＣ）（９２）
およびＤＭＡ制御オーダ解析回路（ＤＭＯＤＡ）（９６
１）がバスインタフェース回路（ＰＩＦ）（９_N ）内に
設けられている。

【００４８】通話路メモリ（ＳＰＭ）（４_N ）は、図１
４に示される通話路メモリ（ＳＰＭ）（４）と同様に１
６３８４語を記憶する二面のメモリ部（ＳＰＭ_F ）（４
０_N）〔個々のメモリ部（ＳＰＭ_F ）（４０_N ）を（４
０_NA）および（４０_NB）と称する〕と、４組の通話路メ
モリインタフェース回路（ＳＰＩＦ）（４３）〔個々の
通話路メモリインタフェース回路（ＳＰＩＦ）（４３）
を（４３₀ ）乃至（４３₃ ）と称する〕とから構成され
ている。

【００４９】各メモリ部（ＳＰＭ_F ）（４０_N ）は、そ
れぞれ４Ｋ語を記憶するメモリ単位（ＲＡＭ）（４
１_N ）〔個々のメモリ単位（ＲＡＭ）（４１_N ）を（４
１_N0）乃至（４１_N3）と称し、またメモリ部（ＳＰ
Ｍ_F ）（４０_A ）を構成する各メモリ単位（ＲＡＭ）
（４１_N ）を（４１_NA0 ）乃至（４１_NA3 ）、メモリ部
（ＳＰＭ _F ）（４０_B ）を構成する各メモリ単位（ＲＡ
Ｍ）（４１_N ）を（４１_NB0 ）乃至（４１_NB3 ）と称す
る〕から構成されており、各通話路メモリインタフェー
ス回路（ＳＰＩＦ）（４３₀ ）乃至（４３₃ ）は、それ
ぞれメモリ単位（ＲＡＭ）（４１_N0）乃至（４１_N3）に
対応して設けられている。

【００５０】各メモリ部（ＳＰＭ_F ）（４０_N ）に対す
る通話路メモリアドレス（ａ_SPMN）の割当は、図３に示
される如く、第１のメモリ単位（ＲＡＭ）（４１_N0）の
メモリ単位アドレス（ａ₄₁）＝０乃至４０９５に対応し
て、通話路メモリアドレス（ａ_SPMN0 ）〔＝４×ａ₄₁＋
０＝０、４、……１６３８０〕を割当て、第２のメモリ
単位（ＲＡＭ）（４１_N1）のメモリ単位アドレス
（ａ₄₁）＝０乃至４０９５に対応して、通話路メモリア
ドレス（ａ_SPMN1 ）〔＝４×ａ₄₁＋１＝１、５、……１
６３８１〕を割当て、第３のメモリ（ＲＡＭ）単位（４
１_N2）のメモリ単位アドレス（ａ₄₁）＝０乃至４０９５
に対応して、通話路メモリアドレス（ａ_SPMN2）〔＝４
×ａ₄₁＋２＝２、６、……１６３８２〕を割当て、第４
のメモリ単位（ＲＡＭ）（４１_N3）のメモリ単位アドレ
ス（ａ₄₁）＝０乃至４０９５に対応して、通話路メモリ
アドレス（ａ_SPMN3 ）〔＝４×ａ₄₁＋３＝３、７、……
１６３８３〕を割当てる。

【００５１】通話路メモリ（ＳＰＭ）（４_N ）も、図１
４に示される通話路メモリ（ＳＰＭ）（４）と同様に、
シーケンシャルライト・ランダムリード形式で動作し、
メモリ部（ＳＰＭ_F ）（４０_NA）および（４０_NB）の何
れか一方〔例えばメモリ部（ＳＰＭ_F ）（４０_NA）に、
各入力ハイウェイ（ＨＷ_IA）乃至（ＨＷ_ID）から到着す
る入力並列データ（ｄ_IPCH0 ）乃至（ｄ_IPCH16383 ）を
シーケンシャルに格納するのと並行して、他方〔例えば
メモリ部（ＳＰＭ_F ）（４０_NB）〕に格納済の出力並列
データ（ｄ_OPCH0 ）乃至（ｄ_OPCH16383 ）を、読出用の
通話路メモリアドレス（ａ_SPMNW ）に基づきランダムに
抽出し、各出力ハイウェイ（ＨＷ_OA）乃至（ＨＷ_OD）に
送出し、以上の動作をフレーム周期（Ｔ_F ）毎に両メモ
リ部（ＳＰＭ_F ）（４０_AN）および４０_BN）で交替す
る。

【００５２】各通話路メモリインタフェース回路（ＳＰ
ＩＦ）（４３）は、それぞれ多重回路（ＭＵＸ）
（３_N ）および通話路メモリ制御回路（ＳＰＣ）（４
４）から構成されている。

【００５３】各通話路メモリインタフェース回路（ＳＰ
ＩＦ）（４３）内の多重回路（ＭＵＸ）（３_N ）は、直
並列変換回路（Ｓ／Ｐ）（２_A ）乃至（２_D ）から伝達
される図２１(b) に示される如き入力並列データ列（ｄ
_IPCH0 ）……、（ｄ_IPCH1 ）……、（ｄ_IPCH2 ）……、
（ｄ_IPCH3 ）……を、タイミング制御回路（ＴＩＭ）
（１０_N ）から伝達された高速クロック（ＣＫ_128M）に
同期して時分割多重し、図２１(c) に示される如き、１
組の入力並列データ列（ｄ_IPCH0 ）……を生成し、各対
応するメモリ単位（ＲＡＭ）（４１_NA）に入力する。

【００５４】また各通話路メモリインタフェース回路
（ＳＰＩＦ）（４３）内の各通話路メモリ制御回路（Ｓ
ＰＣ）（４４）は、図５に示される如く、それぞれメモ
リ単位（ＲＡＭ）（４１_NA）および（４１_NB）に対応し
て設けられた選択回路（ＳＥＬ）（４２_A ）および（４
２_B ）と、アクセスメモリ単位判定回路（４５）とを具
備しており、各選択回路（ＳＥＬ）（４２）は、対応す
るメモリ単位（ＲＡＭ）（４１_N ） に対し、主カウン
タ（ＣＮＴ）（１０１_N ）から供給される計数値
（ｎ_N ）を書込用の通話路メモリアドレス（ａ_SPMNW ）
として供給するか、または通話路制御メモリ（ＳＣＭ）
（８_N ）から供給される読出用の通話路メモリアドレス
（ａ_SPMNR ）を供給するかの選択を、面切替制御回路
（ＦＳＣ）（１０３）から供給される面切替信号（Ａ／
Ｂ）により実行し、またアクセスメモリ単位判定回路
（４５）は、通話路制御メモリ（ＳＣＭ）（８_N ）から
供給される４組の読出用の通話路メモリアドレス（ａ
_SPMNR ）が、何れのメモリ単位（ＲＡＭ）（４１_N0）乃
至（４１_N3）に割当てられているかを判定する。

【００５５】なお、通話路メモリ制御回路（ＳＰＣ）
（４４）による、メモリ単位（ＲＡＭ）（４１_N ）に対
するアクセス制御過程は後述する。次に通話路制御メモ
リ（ＳＣＭ）（８）は、各メモリ部（ＳＰＭ_F ）（４
０）と同数の語を記憶する一面のメモリ部（ＳＣＭ_F ）
（８０_N ）と、４組の通話路制御メモリインタフェース
回路（ＳＣＩＦ）（８２_N ）〔個々の通話路制御メモリ
インタフェース回路（ＳＣＩＦ）（８２_N ）を（８
２_N0）乃至（８２_N3）と称する〕とから構成されてい
る。

【００５６】メモリ部（ＳＣＭ_F ）（８０_N ）は、それ
ぞれ２Ｋ語を記憶するメモリ単位（８１_N ）〔個々のメ
モリ単位（８１_N ）を（８１_N0）乃至（８１_N7）と称す
る〕から構成される。

【００５７】メモリ部（ＳＣＭ_F ）（８０_N ）に対する
通話路制御メモリアドレス（ａ_SCMN）の割当は、図４に
示される如く、第１のメモリ単位（ＲＡＭ）（８１_N0）
のメモリ単位アドレス（ａ_81N ）＝０乃至２０４７に対
応して、通話路制御メモリアドレス（ａ_SCMN）〔＝８×
ａ_81N ＋０＝０、８、……１６３７６〕を割当て、第２
のメモリ単位（ＲＡＭ）（８１_N1）のメモリ単位アドレ
ス（ａ_81N ）＝０乃至２０４７に対応して、通話路制御
メモリアドレス（ａ_SCMN）〔＝８×ａ_81N ＋１＝１、
９、……１６３７７〕を割当て、第３のメモリ単位（Ｒ
ＡＭ）（８１_N2）のメモリ単位アドレス（ａ_81N ）＝０
乃至２０４７に対応して、通話路制御メモリアドレス
（ａ_SCMN）〔＝８×ａ_81N ＋２＝２、１０、……１６３
７８〕を割当て、以下同様にして、第８のメモリ単位
（ＲＡＭ）（８１_N7）のメモリ単位アドレス（ａ_81N ）
＝０乃至２０４７に対応して、通話路制御メモリアドレ
ス（ａ_{SC MN}）〔＝８×ａ_81N ＋７＝７、１５、……１６
３８３〕を割当てる。

【００５８】各通話路制御メモリインタフェース回路
（ＳＣＩＦ）（８２_N ）は、それぞれ一対のメモリ単位
（ＲＡＭ）（８１_N ）に対する交換情報の格納および抽
出を制御し、例えば第１の通話路制御メモリインタフェ
ース回路（ＳＣＩＦ）（８２_N0）は、メモリ単位（ＲＡ
Ｍ）（８１_N0）および（８１_N4）に対する制御を担当
し、第２の通話路制御メモリインタフェース回路（ＳＣ
ＩＦ）（８２_N1）は、メモリ単位（ＲＡＭ）（８１_N1）
および（８１_N5）に対する制御を担当し、第３の通話路
制御メモリインタフェース回路（ＳＣＩＦ）（８２_N2）
は、メモリ単位（ＲＡＭ）（８１_N2）および（８１_N6）
に対する制御を担当し、第４の通話路制御メモリインタ
フェース回路（ＳＣＩＦ）（８２_N3）は、メモリ単位
（ＲＡＭ）（８１_N3）および（８１_N7）に対する制御を
担当する。

【００５９】通話路制御メモリ（ＳＣＭ）（８０_N ）の
各メモリ単位（ＲＡＭ）（８１_N0）乃至（８１_N7）に
は、それぞれ対応する通話路制御メモリインタフェース
回路（ＳＣＩＦ）（８２_N0）乃至（８２_N3）の制御によ
り、図示されぬプロセッサから外部バスおよびバスイン
タフェース回路（ＰＩＦ）（９_N ）を介して伝達される
交換情報に基づき、出力ハイウェイ（ＨＷ_O ）のチャネ
ル番号に対応する通話路制御メモリアドレス（ａ_SCMN）
に、それぞれ対応する読出用の通話路メモリアドレス
（ａ_SPMNR ）が格納されている。

【００６０】なおバスインタフェース回路（ＰＩＦ）
（９_N ）は、図６に示される如く、８ビット幅の外部バ
ス用の８ビット用オーダ制御回路（ＯＣ₈ ）（９１₈ ）
と、１６ビット幅の外部バス用の１６ビット用オーダ制
御回路（ＯＣ₁₆）（９１₁₆）と、データラッチ回路（Ｌ
ＣＨ）（９３）と、選択回路（ＳＥＬ）（９４）および
（９５）とを具備し、８ビット幅または１６ビット幅の
外部バスを介して図示されぬプロセッサと接続されてい
る。

【００６１】またタイミング制御回路（ＴＩＭ）（１０
_N ）には、主カウンタ（ＣＮＴ）（１０１_N ）、面切替
制御回路（ＦＳＣ）（１０３）およびクロック選択回路
（ＣＫＳ）（１０６）が設けられている。

【００６２】クロック選択回路（ＣＫＳ）（１０６）
は、図８に示される如く、位相同期逓倍回路（ＡＰＬ
Ｌ）（１０４）および四分周回路（１／４）（１０５）
の他に、選択回路（ＳＥＬ）（１０７）を具備し、図１
９に示されるクロック逓倍回路（ＣＭＰ）（１０２）と
同様に、時分割スイッチ内で生成される、各入力ハイウ
ェイ（ＨＷ_I ）と同一速度〔毎秒３２Ｍビット〕のクロ
ック（ＣＫ_32M ）を端子（ＣＫ₁ ）から入力し、また端
子（ＣＳＬ）に、選択回路（ＳＥＬ）（１０７）を、入
力端子（０）を選択する如く設定する選択信号を入力す
ることにより、位相同期逓倍回路（ＡＰＬＬ）（１０
４）および四分周回路（１／４）（１０５）により４逓
倍した高速クロック（ＣＫ_128M）を生成し、端子（ＣＫ
₂ ）から送出するが、夫以外に、端子（ＣＫ₁ ）にクロ
ック（ＣＫ_32M ）と異なる周波数のクロック（ＣＫ_X ）
を外部から入力し、また端子（ＣＫ₃ ）にクロック（Ｃ
Ｋ_X ）の４倍の周波数を有する高速クロック（ＣＫ_4X）
を入力し、端子（ＣＳＬ）に選択回路（ＳＥＬ）（１０
７）に入力端子（１）を選択させる選択信号を入力する
ことにより、毎秒１２８Ｍビット以外の高速クロック
（ＣＫ_4X）を供給することも可能となるが、詳細は後述
する。

【００６３】クロック選択回路（ＣＫＳ）（１０６）が
送出する高速クロック（ＣＫ_128M）は、通話路メモリ
（ＳＰＭ）（４_N ）に供給される。主カウンタ（ＣＮ
Ｔ）（１０１_N ）は、時分割スイッチ内で生成されるク
ロック（ＣＫ_32M ）を計数し、１フレーム周期（Ｔ_F ）
内に計数値（ｎ_N ＝０乃至４０９６）を繰返し出力し、
通話路メモリ（ＳＰＭ）（４_N ）および通話路制御メモ
リ（ＳＣＭ）（８_N ）に供給する。

【００６４】面切替制御回路（ＦＳＣ）（１０３）は、
主カウンタ（ＣＮＴ）（１０１_N ）の計数値（ｎ_N ）が
（０乃至４０９６）を循環計数する１フレーム周期（Ｔ
_F ）毎に面切替信号（Ａ／Ｂ）を発生し、通話路メモリ
（ＳＰＭ）（４_N ）に供給する。

【００６５】次に、本発明（請求項１乃至３）の実施形
態による時分割スイッチの動作状況を、図２乃至図９を
用いて説明する。図２乃至図９において、現フレーム周
期（Ｔ_F ）においては、通話路メモリ（ＳＰＭ）
（４_N ）内の各通話路メモリ制御回路（ＳＰＣ）（４
４）内の選択回路（ＳＥＬ）（４２_NA）には、タイミン
グ制御回路（ＴＩＭ）（１０_N ）内の面切替制御回路
（ＦＳＣ）（１０３）から、メモリ部（ＳＰＭ_F ）（４
０_NA）にシーケンシャルライトを実行させる如き面切替
信号（Ａ／Ｂ）が入力され、また選択回路（ＳＥＬ）
（４２_NB）には、タイミング制御回路（ＴＩＭ）（１０
_N ）内の面切替制御回路（ＦＳＣ）（１０３）から、メ
モリ部（ＳＰＭ_F ）（４０_NB）にランダムリードを実行
させる如き面切替信号（Ａ／Ｂ）が入力されているもの
とする。

【００６６】かかる状態で、各入力ハイウェイ（Ｈ
Ｗ_I ）の各入力伝送路（ｈｗ_I ）を経由して、図２１
(a) に示される如き入力直列データ（ｄ_ISCH）が、クロ
ック（ＣＫ _32M ）の１タイムスロット（ＴＳ）毎に到着
すると、各入力ハイウェイ（ＨＷ_I）に対応して設けら
れているエラスティックストアメモリ（ＥＳＭ）
（１_N ）がそれぞれ後述の如き過程で位相差を吸収した
後、各入力ハイウェイ（ＨＷ_I ）に対応して設けられて
いる直並列変換回路（Ｓ／Ｐ）（２）に伝達する。

【００６７】各直並列変換回路（Ｓ／Ｐ）（２）は、図
１４に示される時分割スイッチと同様に、対応する入力
ハイウェイ（ＨＷ_I ）内の各入力伝送路（ｈｗ_I ）から
到着した入力直列データ（ｄ_ISCH）をそれぞれ入力並列
データ（ｄ_IPCH）に変換した後、対応する入力ハイウェ
イ（ＨＷ_I ）毎に時分割多重して出力する。

【００６８】その結果、４組の直並列変換回路（Ｓ／
Ｐ）（２_A ）乃至（２_D ）から、図２１に示す如き４組
の入力並列データ列（ｄ_IPCH0 ）……、（ｄ_IPCH1 ）…
…、（ｄ_IPCH2 ）……、（ｄ_IPCH3 ）……が出力され、
通話路メモリ（ＳＰＭ）（４_N）内の各通話路メモリイ
ンタフェース回路（ＳＰＩＦ）（４３₀ ）乃至（４
３₃）に設けられている各多重回路（ＭＵＸ）（３_0N）
乃至（３_3N）に伝達される。

【００６９】各多重回路（ＭＵＸ）（３_N ）は、それぞ
れ直並列変換回路（Ｓ／Ｐ）（２_A）乃至（２_D ）から
伝達される４組の入力並列データ列（ｄ_IPCH0 ）……、
（ｄ _IPCH1 ）……、（ｄ_IPCH2 ）……、（ｄ_IPCH3 ）…
…を、タイミング制御回路（ＴＩＭ）（１０_N ）から伝
達される高速クロック（ＣＫ_128M）に同期して時分割多
重し、図２１(c) に示される如き、１組の入力並列デー
タ列（ｄ_IPCH0 ）……を生成し、それぞれ対応するメモ
リ単位（４１_NA）に入力する。

【００７０】なお現フレーム周期（Ｔ_F ）では、通話路
メモリ制御回路（ＳＰＣ）（４４）内の選択回路（ＳＥ
Ｌ）（４２_NA）は、タイミング制御回路（ＴＩＭ）（１
０_N）内の主カウンタ（ＣＮＴ）（１０１_N ）から供給
される計数値（ｎ_N ）を選択し、対応するメモリ単位
（ＲＡＭ）（４１_NA）に入力すると共に、書込信号を対
応するメモリ単位（ＲＡＭ）（４１_NA）に入力してい
る。

【００７１】更に各通話路メモリ制御回路（ＳＰＣ）
（４４）内には、それぞれタイミング制御回路（ＴＩ
Ｍ）（１０_N ）内のクロック選択回路（ＣＫＳ）（１０
６）から供給される高速クロック（ＣＫ_128M）の４周期
毎に１周期分のパルスを発生する図示されぬパルス発生
回路と、該パルス発生回路の発生するパルスをシフトす
る図示されぬ４段シフトレジスタとから構成されるメモ
リ単位選択信号発生回路（４６）が設けられており、第
１の通話路メモリ制御回路（ＳＰＣ）（４４₀ ）内のメ
モリ単位選択信号発生回路（４６）は、４段シフトレジ
スタの初段（０段）目から出力されるパルスをメモリ単
位選択信号として対応するメモリ単位（ＲＡＭ）（４１
_N0）に入力し、第２の通話路メモリ制御回路（ＳＰＣ）
（４４₁ ）内のメモリ単位選択信号発生回路（４６）
は、４段シフトレジスタの１段目から出力されるパルス
をメモリ単位選択信号として対応するメモリ単位（ＲＡ
Ｍ）（４１_N1）に入力し、第３の通話路メモリ制御回路
（ＳＰＣ）（４４₂ ）内のメモリ単位選択信号発生回路
（４６）は、４段シフトレジスタの２段目から出力され
るパルスをメモリ単位選択信号として対応するメモリ単
位（ＲＡＭ）（４１_N2）に入力し、第４の通話路メモリ
制御回路（ＳＰＣ）（４４₃ ）内のメモリ単位選択信号
発生回路（４６）は、４段シフトレジスタの最終段（３
段）目から出力されるパルスをメモリ単位選択信号とし
て対応するメモリ単位（ＲＡＭ）（４１_N3）に入力す
る。

【００７２】その結果、各通話路メモリ制御回路（ＳＰ
Ｃ）（４４）は、タイミング制御回路（ＴＩＭ）（１０
_N ）内の面切替制御回路（ＦＳＣ）（１０３）から供給
される面切替信号（Ａ／Ｂ）に基づき、対応するメモリ
単位（ＲＡＭ）（４１_NA）に書込信号を入力した状態
で、タイミング制御回路（ＴＩＭ）（１０_N ）内の主カ
ウンタ（ＣＮＴ）（１０１_N ）からクロック（Ｃ
Ｋ_32M ）に同期して供給される計数値（ｎ_N ）を書込用
の通話路メモリアドレス（ａ_SPMNW ）として、対応する
メモリ単位（ＲＡＭ）（４１_NA）に入力すると共に、内
蔵するメモリ単位選択信号発生回路（４６）が発生する
各メモリ単位選択信号を、それぞれ対応するメモリ単位
（ＲＡＭ）（４１_NA）に入力することにより、各多重回
路（ＭＵＸ）（３ _N ）から高速クロック（ＣＫ_128M）に
同期して入力される入力並列データ列（ｄ _IPCH）……
が、各メモリ単位（ＲＡＭ）（４１_AN）の、それぞれ対
応する通話路メモリアドレス（ａ_SPMN）に格納される。

【００７３】一方、通話路制御メモリ（ＳＣＭ）
（８_N ）内の各通話路制御メモリインタフェース回路
（ＳＣＩＦ）（８２_N0）乃至（８２_N3）は、タイミング
制御回路（ＴＩＭ）（１０_N ）内の主カウンタ（ＣＮ
Ｔ）（１０１_N ）から供給される計数値（ｎ_N(11.0) ）
〔但し計数値（ｎ_N ）の添字１１．０は、計数値
（ｎ_N ）を構成する１２ビットの、最下位ビット（ｎ
_N(0)）から最上位ビット（ｎ_N(11) ）迄の全ビットが供
給されることを示す、以下同様〕の内、最下位ビット
（ｎ_N(0)）のみを内蔵する選択回路〔図示せず〕に選択
信号として入力し、その他のビット（ｎ_N(11.1) ）〔即
ちクロック（ＣＫ_32M ）の２周期毎に歩進し、０乃至２
０４７を計数する計数値〕を、それぞれ対応する２個の
メモリ単位（８１_N0）および（８１_N4）、（８１_N1）お
よび（８１_N5）、（８１_N2）および（８１_N6）、（８１
_N3）および（８１_N7）に、読出用の通話路制御メモリア
ドレス（ａ_SCMN）として入力すると共に、各２周期内の
第１周期に同期して読出信号を生成し、それぞれ対応す
る２個のメモリ単位（８１_N0）および（８１_N4）、（８
１_N1）および（８１_N5）、（８１_N2）および（８
１_N6）、（８１_N3）および（８１_N7）に入力する。

【００７４】その結果、各メモリ単位（８１_N0）乃至
（８１_N7）から、それぞれ入力された通話路制御メモリ
アドレス（ａ_SCMN）に格納済の、読出用の通話路メモリ
アドレス（ａ_SPMNR ）がそれぞれ抽出される。

【００７５】各通話路制御メモリインタフェース回路
（ＳＣＩＦ）（８２_N0）乃至（８２_N3）は、それぞれ対
応する２個のメモリ単位（８１_N0）および（８１_N4）、
（８１ _N1）および（８１_N5）、（８１_N2）および（８１
_N6）、（８１_N3）および（８１ _N7）から抽出された２個
の読出用の通話路メモリアドレス（ａ_SPMNR ）を、一旦
図示されぬレジスタに蓄積する。

【００７６】一方、各通話路制御メモリインタフェース
回路（ＳＣＩＦ）（８２_N0）乃至（８２_N3）内に設けら
れた選択回路（ＳＥＬ）は、入力される選択信号に同期
して、クロック（ＣＫ_32M ）の２周期内の第１周期にお
いて、それぞれ対応する２個のメモリ単位（８１_N0）お
よび（８１_N4）、（８１_N1）および（８１_N5）、（８１
_N2）および（８１_N6）、（８１_N3）および（８１_N7）か
ら抽出され、レジスタ（ＲＥＧ）に蓄積済の２個の読出
用の通話路メモリアドレス（ａ_SPMNR ）の内、メモリ単
位（８１_N0）、（８１_N1）、（８１_N2）、（８１_N3）か
ら抽出され、レジスタ（ＲＥＧ）に蓄積済の読出用の通
話路メモリアドレス（ａ_SPMNR ）を選択し、クロック
（ＣＫ_32M ）に同期して通話路メモリ（ＳＰＭ）
（４_N ）内の各通話路メモリ制御回路（ＳＰＣ）（４４
_N ）に設けられている各アクセスメモリ単位判定回路
（４５）に供給し、次の第２周期において、メモリ単位
（８１_N4）、（８１_N5）、（８１_N6）、（８１_N7）から
抽出され、レジスタ（ＲＥＧ）に蓄積済の読出用の通話
路メモリアドレス（ａ_SPMNR ）を選択し、クロック（Ｃ
Ｋ_32M）に同期して各アクセスメモリ単位判定回路（４
５）に供給する。

【００７７】以上により、通話路制御メモリ（ＳＣＭ）
（８_N ）からは、通話路制御メモリ（ＳＣＭ）（８
０_N ）の通話路制御メモリアドレス（ａ_SCMN＝０乃至１
６３８３）に格納済の読出用の通話路メモリアドレス
（ａ_SPMNR ）が、４個宛並行して順次抽出され、クロッ
ク（ＣＫ_32M ）に同期して通話路メモリ（ＳＰＭ）（４
_N ）内の各アクセスメモリ単位判定回路（４５）に並行
して供給されることとなる。

【００７８】以後各通話路制御メモリインタフェース回
路（ＳＣＩＦ）（８２_N0）乃至（８２_N3）から供給され
る各読出用の通話路メモリアドレス（ａ_SPMNR ）を、そ
れぞれ（ａ_SPMNR0）乃至（ａ_SPMNR3）と称する。

【００７９】なお各通話路制御メモリインタフェース回
路（ＳＣＩＦ）（８２_N ）は、クロック（ＣＫ_32M ）の
各２周期の内、第１周期においてそれぞれ対応する２個
のメモリ単位（８１_N0）および（８１_N4）、（８１_N1）
および（８１_N5）、（８１_N2）および（８１_N6）、（８
１_N3）および（８１_N7）からランダム通話路メモリアド
レス（ａ_SPMNR ）を抽出しており、第２周期において
は、図示されぬプロセッサからバスインタフェース回路
（ＰＩＦ）（９_N ）を介して交換情報の格納を実行可能
としている。

【００８０】通話路メモリ（ＳＰＭ）（４_N ）において
は、各通話路メモリインタフェース回路（ＳＰＩＦ）
（４３）内の通話路メモリ制御回路（ＳＰＣ）（４４）
に設けられたアクセスメモリ単位判定回路（４５）が、
通話路制御メモリ（ＳＣＭ）（８_N ）からクロック（Ｃ
Ｋ_32M ）に同期して供給される４組のランダム通話路メ
モリアドレス（ａ_SPMNR0）乃至（ａ_SPMNR3）を受信す
る。

【００８１】なお現フレーム周期（Ｔ_F ）では、通話路
メモリ制御回路（ＳＰＣ）（４４）内の選択回路（ＳＥ
Ｌ）（４２_NB）は、アクセスメモリ単位判定回路（４
５）の出力を選択し、対応するメモリ単位（ＲＡＭ）
（４１_BN）に伝達可能な状態にある。

【００８２】各ランダム通話路メモリアドレス（ａ
_SPMNR ）は、１４ビットから構成されており〔（ａ
_SPMNR(13.0) ）と表現される〕、通話路メモリアドレス
（ａ_SPM ＝０乃至１６３８３）の総てを表示している。

【００８３】各アクセスメモリ単位判定回路（４５）
は、それぞれ受信したランダム通話路メモリアドレス
（ａ_SPMNR0）乃至（ａ_SPMNR3）を、タイミング制御回路
（ＴＩＭ）（１０_N ）内のクロック選択回路（ＣＫＳ）
（１０６）から供給される高速クロック（ＣＫ_128M）に
同期して、ランダム通話路メモリアドレス（ａ_SPMNR0）
乃至（ａ_SPMNR3）の順に時分割多重した後、各ランダム
通話路メモリアドレス（ａ _SPMNR0）乃至（ａ_SPMNR3）
を、下位２ビット（ａ_SPMNR(1.0)）と上位１２ビット
（ａ_SPMNR(13.2) ）とに分離し、上位１２ビット（ａ
_SPMNR(13.2) ）は、選択回路（ＳＥＬ）（４２_NB）を介
して対応するメモリ単位（ＲＡＭ）（４１_NB）に、メモ
リ単位アドレス（ａ_41N ）として入力すると共に、下位
２ビット（ａ_{SPMNR( 1.0)}）により、対応するメモリ単位
（ＲＡＭ）（４１_NB）にメモリ単位選択信号を入力すべ
きか否かを判定する。

【００８４】例えばアクセスメモリ単位判定回路（４５
₀ ）は、下位２ビット（ａ_{SPMNR(1. 0)}）が（０．０）で
ある場合にのみ、メモリ単位選択信号を対応するメモリ
単位（ＲＡＭ）（４１_NB0 ）に、分離された上位１２ビ
ット（ａ_SPMNR(13.2) ）に同期して〔即ち前述のメモリ
単位選択信号発生回路（４６）のシフトレジスタの初段
（０段）目から出力されるパルスに同期して〕入力し、
それ以外（０．１）、（１．０）または（１．１）であ
る場合には、メモリ単位選択信号を対応するメモリ単位
（ＲＡＭ）（４１_NB0 ）に入力しない。

【００８５】またアクセスメモリ単位判定回路（４
５₁ ）は、下位２ビット（ａ_SPMNR(1.0)）が（０．１）
である場合にのみ、メモリ単位選択信号を対応するメモ
リ単位（ＲＡＭ）（４１_NB1 ）に、分離された上位１２
ビット（ａ_SPMNR(13.2) ）に同期して〔即ち前述のメモ
リ単位選択信号発生回路（４６）のシフトレジスタの１
段目から出力されるパルスに同期して〕入力し、それ以
外（０．０）、（１．０）または（１．１）である場合
には、メモリ単位選択信号を対応するメモリ単位（４１
_NB1 ）に入力しない。

【００８６】またアクセスメモリ単位判定回路（４
５₂ ）は、下位２ビット（ａ_SPMNR(1.0)）が（１．０）
である場合にのみ、メモリ単位選択信号を対応するメモ
リ単位（ＲＡＭ）（４１_NB2 ）に、分離された上位１２
ビット（ａ_SPMNR(13.2) ）に同期して〔即ち前述のメモ
リ単位選択信号発生回路（４６）のシフトレジスタの２
段目から出力されるパルスに同期して〕入力し、それ以
外（０．０）、（０．１）または（１．１）である場合
には、メモリ単位選択信号を対応するメモリ単位（ＲＡ
Ｍ）（４１_NB2 ）に入力しない。

【００８７】更にアクセスメモリ単位判定回路（４
５₃ ）は、下位２ビット（ａ_SPMNR(1.0)）が（１．１）
である場合にのみ、メモリ単位選択信号を対応するメモ
リ単位（ＲＡＭ）（４１_NB3 ）に、分離された上位１２
ビット（ａ_SPMNR(13.2) ）に同期して〔即ち前述のメモ
リ単位選択信号発生回路（４６）のシフトレジスタの最
終段（３段）目から出力されるパルスに同期して〕入力
し、それ以外（０．０）、（０．１）または（１．０）
である場合には、メモリ単位選択信号を対応するメモリ
単位（ＲＡＭ）（４１_NB3 ）に入力しない。

【００８８】その結果、各メモリ単位（ＲＡＭ）（４１
_B0）乃至（４１_B3）からは、それぞれ対応するアクセス
メモリ単位判定回路（４５₀ ）乃至（４５₃ ）から読出
信号が入力されているフレーム期間内で、メモリ選択信
号が入力された高速クロック（ＣＫ_128M）の周期に、同
じく対応するアクセスメモリ単位判定回路（４５₀ ）乃
至（４５₃ ）から入力される読出用の通話路メモリアド
レス（ａ_SPMNR ）の上位１２ビットにより定まるメモリ
単位アドレス（ａ₄₁）に格納済の並列データ（ｄ_PCH ）
を出力並列データ（ｄ_OPCH）として抽出し、選択回路
（ＳＥＬ）（５）に伝達する。

【００８９】選択回路（ＳＥＬ）（５）は、図１４に示
される時分割スイッチにおけると同様に、メモリ部（Ｓ
ＰＭ_F ）（４０_NB）を構成する各メモリ単位（ＲＡＭ）
（４１_NB0 ）乃至（４１_NB3 ）から抽出された出力並列
データ（ｄ_OPCH）を、高速クロック（ＣＫ_128M）に同期
して抽出順に配列し、図２２(a) に示される如き、１組
の出力並列データ列（ｄ_OPCH）……として出力し、分離
回路（ＤＭＸ）（６）に伝達する。

【００９０】分離回路（ＤＭＸ）（６）は、図１４に示
される時分割スイッチにおけると同様に、選択回路（Ｓ
ＥＬ）（５）から伝達された１組の出力並列データ列
（ｄ_{OP CH}）……を、図２２(b) に示される如く、クロッ
ク（ＣＫ_32M ）に同期して、４組の出力並列データ列
（ｄ_OPCH0 ）……、（ｄ_OPCH1 ）……、（ｄ_OPCH2 ）…
…、（ｄ_OPCH3 ）……に分離し、各出力ハイウェイ（Ｈ
Ｗ_OA）、（ＨＷ_OB）、（ＨＷ_OC）、（ＨＷ_OD）に対応し
て設けられている並直列変換回路（Ｐ／Ｓ）（７_A）乃
至（７_D ）に伝達する。

【００９１】各並直列変換回路（Ｐ／Ｓ）（７）は、図
１４に示される時分割スイッチにおけると同様に、分離
回路（ＤＭＸ）（６）から伝達された出力並列データ列
（ｄ _OPCH）……をそれぞれ時分割分離し、分離した各出
力並列データ（ｄ_OPCH）を出力直列データ（ｄ_OSCH）に
変換した後、図２２(c) に示される如く、対応する出力
ハイウェイ（ＨＷ_O ）内の各出力伝送路（ｈｗ_O ）に、
クロック（ＣＫ_32M ）のタイムスロット（ＴＳ）に同期
して送出する。

【００９２】以上の過程を１フレーム周期（Ｔ_F ）間継
続することにより、選択回路（ＳＥＬ）（５）から高速
クロック（ＣＫ_128M）に同期して出力される１組の出力
並列データ（ｄ_OPCH0 ）乃至（ｄ_OPCH16383 ）が、タイ
ムスロット（ＴＳ）に同期した３２組の出力直列データ
（ｄ_OSCH0 ）……乃至（ｄ_OSCH31）……として、それぞ
れ出力ハイウェイ（ＨＷ_OA）乃至（ＨＷ_OD）内の各出力
伝送路（ｈｗ_OA0 ）乃至（ｈｗ_OA7 ）、（ｈｗ_OB0 ）乃
至（ｈｗ_OB7 ）、（ｈｗ_OC0 ）乃至（ｈｗ_OC7）、（ｈ
ｗ_OD0 ）乃至（ｈｗ_OD7 ）に送出される。

【００９３】次のフレーム周期（Ｔ_F ）において、通話
路メモリ（ＳＰＭ）（４_N ）内の各通話路メモリ制御回
路（ＳＰＣ）（４４）内の選択回路（ＳＥＬ）（４
２_NB）に、タイミング制御回路（ＴＩＭ）（１０_N ）内
の面切替制御回路（ＦＳＣ）（１０３）から、メモリ部
（ＳＰＭ_F ）（４０_NB）にシーケンシャルライトを実行
させる如き面切替信号（Ａ／Ｂ）が入力され、また選択
回路（ＳＥＬ）（４２_NA）に、タイミング制御回路（Ｔ
ＩＭ）（１０_N ）内の面切替制御回路（ＦＳＣ）（１０
３）から、メモリ部（ＳＰＭ_F ）（４０_NA）にランダム
リードを実行させる如き面切替信号（Ａ／Ｂ）が入力さ
れると、入力ハイウェイ（ＨＷ_I ）から到着する入力直
列データ（ｄ_ISCH0 ）乃至（ｄ_ISCH16383 ）が、メモリ
部（ＳＰＭ_F）（４０_NB）を構成する各メモリ単位（Ｒ
ＡＭ）（４１_NB0 ）乃至（４１_NB3 ）に割当てられてい
る通話路メモリアドレス（ａ_SPMN）にシーケンシャルに
格納され、それと並行して、メモリ部（ＳＰＭ_F ）（４
０_NA）を構成する各メモリ単位（ＲＡＭ）（４１_NA0 ）
乃至（４１_NA3 ）に割当てられている通話路メモリアド
レス（ａ_SPMN）に格納済の出力並列データ（ｄ_OPCH）
が、通話路制御メモリ（ＳＣＭ）（８_N ）から供給され
る読出用の通話路メモリアドレス（ａ_SPMNR ）により指
定されて抽出され、出力ハイウェイ（ＨＷ_OA）乃至（Ｈ
Ｗ_OD）に送出される。

【００９４】以上の説明から明らかな如く、本発明（請
求項１乃至３）の実施形態によれば、タイミング制御回
路（ＴＩＭ）（１０_N ）内の主カウンタ（ＣＮＴ）（１
０１ _N ）は、各入力ハイウェイ（ＨＷ_I ）および出力ハ
イウェイ（ＨＷ_O ）と同一速度のクロック（ＣＫ_32M ）
を計数して計数値（ｎ_N(13.0) ）を通話路メモリ（ＳＰ
Ｍ）（４_N ）および通話路制御メモリ（ＳＣＭ）
（８_N ）に供給し、通話路制御メモリ（ＳＣＭ）
（８_N ）は、クロック（ＣＫ_32M ）の２周期毎にメモリ
部（ＳＣＭ_F ）（８０_N ）の各メモリ単位（ＲＡＭ）
（８１_N0）乃至（８１_N7）からランダム通話路メモリア
ドレス（ａ_SPMNR ）を抽出し、クロック（ＣＫ_32M ）に
同期して４組の読出用の通話路メモリアドレス（ａ
_SPMNR0）乃至（ａ_SPMNR3）を通話路メモリ（ＳＰＭ）
（４_N ）に供給し、通話路メモリ（ＳＰＭ）（４_N ）の
みが高速クロック（ＣＫ_128M）に同期して書込動作およ
び読出動作を実行する為、従来ある時分割スイッチ〔図
１４〕において、タイミング制御回路（ＴＩＭ）（１０
_N ）内の主カウンタ（ＣＮＴ）（１０１）、通話路制御
メモリ（ＳＣＭ）（８）および通話路メモリ（ＳＰＭ）
（４）が総て高速クロック（ＣＫ_128M）に同期して動作
していたのに比し、高速クロック（ＣＫ_128M）で動作す
べき範囲が通話路メモリ（ＳＰＭ）（４_N ）のみに大幅
に限定され、各種制御回路の実現が容易となると共に、
消費電力も削減され、動作の安定度も向上し、前述の問
題点１が解決される。

【００９５】次に本発明（請求項４）の実施形態を、図
２および図８を用いて説明する。前述の如く、タイミン
グ制御回路（ＴＩＭ）（１０_N ）内には、従来ある時分
割スイッチ〔図１４〕のタイミング制御回路（ＴＩＭ）
（１０）に設けられていた図１９に示される如きクロッ
ク逓倍回路（ＣＭＰ）（１０２）の代わりに、図８に示
される如きクロック選択回路（ＣＫＳ）（１０６）が設
けられている。

【００９６】クロック選択回路（ＣＫＳ）（１０６）
は、図１９に示されるクロック逓倍回路（ＣＭＰ）（１
０２）を構成している位相同期逓倍回路（ＡＰＬＬ）
（１０４）および四分周回路（１／４）（１０５）の他
に、選択回路（ＳＥＬ）（１０７）を具備している。

【００９７】位相同期逓倍回路（ＡＰＬＬ）（１０４）
および四分周回路（１／４）（１０５）は、クロック逓
倍回路（ＣＭＰ）（１０２）におけると同様に、時分割
スイッチ内で生成される、各入力ハイウェイ（ＨＷ_I ）
と同一速度〔毎秒３２Ｍビット）のクロック（Ｃ
Ｋ_32M ）を端子（ＣＫ₁ ）から入力され、また選択回路
（ＳＥＬ）（１０７）に、入力端子（０）を選択する如
く設定する選択信号を端子（ＣＳＬ）に入力されること
により、毎秒１２８Ｍビットの高速クロック（Ｃ
Ｋ_{12 8M}）を生成し、端子（ＣＫ₂ ）から送出する。

【００９８】更にクロック選択回路（ＣＫＳ）（１０
６）は、端子（ＣＫ₁ ）に、クロック（ＣＫ_32M ）と異
なる周波数のクロック（ＣＫ_X ）を外部で生成して入力
し、また端子（ＣＫ₃ ）に、クロック（ＣＫ_X ）の４倍
の周波数を有する高速クロック（ＣＫ_Y ）を入力し、更
に選択回路（ＳＥＬ）（１０７）に、入力端子（１）を
選択する如く設定する選択信号を端子（ＣＳＬ）に入力
することにより、端子（ＣＫ₁ ）からはクロック（ＣＫ
_X ）を送出すると共に、端子（ＣＫ₂ ）からは高速クロ
ック（ＣＫ_Y ）を送出し、クロック（ＣＫ_32M ）以外の
伝送速度を有する入力ハイウェイ（ＨＷ_IA）乃至（ＨＷ
_ID）および出力ハイウェイ（ＨＷ_OA）乃至（ＨＷ_OD）を
収容することも可能である。

【００９９】更に端子（ＣＫ₃ ）から入力する高速クロ
ック（ＣＫ_Y ）の周波数を、クロック（ＣＫ_X ）の任意
の整数倍に設定することにより、４本以外の入力ハイウ
ェイ（ＨＷ_I ）および出力ハイウェイ（ＨＷ_O ）を収容
することも可能となる。

【０１００】以上の説明から明らかな如く、本発明（請
求項４）の実施形態によれば、タイミング制御回路（Ｔ
ＩＭ）（１０_N ）内のクロック選択回路（ＣＫＳ）（１
０６）は、クロック（ＣＫ_32M ）から高速クロック（Ｃ
Ｋ_128M）を生成するのみならず、任意周波数のクロック
（ＣＫ_X ）と、これの任意整数倍の周波数を有する高速
クロック（ＣＫ_Y ）とを外部から供給され、通話路メモ
リ（ＳＰＭ）（４_N ）等に供給可能となる為、入力ハイ
ウェイ（ＨＷ_I ）および出力ハイウェイ（ＨＷ _O ）の伝
送速度および収容数を広範囲に変更可能となり、当該時
分割スイッチの適用範囲が大幅に拡張可能となる。

【０１０１】次に、本発明（請求項５）の実施形態を、
図２および図１０を用いて説明する。図２に示されるタ
イミング制御回路（ＴＩＭ）（１０_N ）内の主カウンタ
（ＣＮＴ）（１０１_N ）は、図１０に示される如く、時
分割スイッチ内で基準として生成されるフレームクロッ
ク（ＣＫ_8K）に同期して、計数値（ｎ_N ＝４０９４）を
初期設定可能としている。

【０１０２】従って、従来ある主カウンタ（ＣＮＴ）
（１０１）が、図２３に示される如く、基準となるフレ
ームクロック（ＣＫ_8K）に同期して、計数値（ｎ＝８）
を初期設定していたのに対し、本発明（請求項５）の実
施形態による主カウンタ（ＣＮＴ）（１０１_N ）の計数
値（ｎ_N ）が１０クロック（ＣＫ_32M ）分、遅延された
こととなる為、フレームクロック（ＣＫ_8K）を基準とす
れば、前方向に２２ビット、後方向に１０ビットの範囲
の位相差を吸収可能となる。

【０１０３】以上の説明から明らかな如く、本発明（請
求項５）の実施形態によれば、入力ハイウェイ（Ｈ
Ｗ_I ）に対応して設けられている各エラスティックスト
アメモリ（ＥＳＭ）（１_N ）は、図１０に示される如
く、フレーム位相の進んだ入力ハイウェイ（ＨＷ_I ）の
フレーム位相差のみならず、フレーム位相の遅れた入力
ハイウェイ（ＨＷ_I ）のフレーム位相差も吸収可能とな
り、当該時分割スイッチの利便性が向上する。

【０１０４】次に、本発明（請求項６）の実施形態を、
図２、図６および図１１を用いて説明する。図１８に示
される従来あるバスインタフェース回路（ＰＩＦ）
（９）が、１６ビット幅の外部バス専用のオーダ制御回
路（ＯＣ）（９１）およびデータラッチ回路（ＬＣＨ）
（９３）から構成され、１６ビット幅の外部バスを使用
する大容量時分割スイッチのみに適用されていたのに対
し、本発明の実施形態（請求項６）によるバスインタフ
ェース回路（ＰＩＦ）（９_N ）は、８ビット用オーダ制
御回路（ＯＣ₈ ）（９１₈ ）と、１６ビット用オーダ制
御回路（ＯＣ₁₆）（９１₁₆）と、データラッチ回路（Ｌ
ＣＨ）（９３）と、選択回路（ＳＥＬ）（９４）および
（９５）とから構成され、８ビット幅の外部バスを使用
する小容量時分割スイッチにも適用可能となる。

【０１０５】なお１６ビット用オーダ制御回路（Ｏ
Ｃ₁₆）（９１₁₆）は、従来あるオーダ制御回路（ＯＣ）
（９１）に相当するが、更に通話路制御メモリ（ＳＣ
Ｍ）（８_N）の記憶内容のＤＭＡ転送を実行するＤＭＡ
制御回路（ＤＭＣ）（９２）を内蔵しているが、ＤＭＡ
機能に関しては後述する。

【０１０６】ここで、８ビット幅の外部バスで使用する
プロセッサ用インタフェース信号（ＣＰＵＩＦＤ₈ ）
が、オーダ起動信号（ＸＳＴＢ）、書込／読出選択信号
（ＸＲＷＮ）、下位アドレス／データ指定（ＸＬＢ
Ｓ）、上位アドレス／データ指定（ＸＵＢＳ）、オーダ
種別判定用信号およびアクセスアドレス指定（ＡＤＤＲ
７．０）、書込／読出データ（ＤＡＴＡ７．０）、バス
インタフェースモード信号（ＴＳＷＭＯＤ）および障害
通知信号（ＥＲＲ）であるのに対し、１６ビット幅の外
部バスで使用するプロセッサ用インタフェース信号（Ｃ
ＰＵＩＦＤ₁₆）は、オーダ起動信号（ＸＳＴＢ）、書込
／読出選択信号（ＸＲＷＮ）、オーダ種別判定用信号お
よびアクセスアドレス指定（ＡＤＤＲ２０．０）、書込
／読出データ（ＤＡＴＡ１５．０）、バスインタフェー
スモード信号（ＴＳＷＭＯＤ）および障害通知信号（Ｅ
ＲＲ）である。

【０１０７】また通話路制御メモリ（ＳＣＭ）（８_N ）
内の各通話路制御メモリインタフェース回路（ＳＣＩ
Ｆ）（８２_N0）乃至（８２_N3）との間で使用する通話路
制御メモリ用インタフェース信号（ＳＣＭＩＦＤ）は、
メモリアクセス起動信号（ＸＳＣＭＣＳ）、書込／読出
選択信号（ＸＲＷＥＮＢ）、オーダ種別判定用信号（Ｘ
ＯＲＤＥＮＢ）、アクセスアドレス指定（ＡＣＡＤＤ
（１４．０）、書込データ（ＷＤＡＴＡ）、メモリアク
セス完了信号（ＸＳＣＭＡＣＫ）および読出データ（Ｒ
ＤＡＴＡ（１５．０）である。

【０１０８】次に、オーダ処理手順を説明する。先ずデ
ータラッチ回路（ＬＣＨ）（９３）が、プロセッサから
外部バスを経由して入力されるプロセッサ用インタフェ
ース信号（ＣＰＵＩＦＤ₈ ）または（ＣＰＵＩＦＤ₁₆）
のリタイミングを行った後、８ビット用オーダ制御回路
（ＯＣ₈）（９１₈ ）および１６ビット用オーダ制御回
路（ＯＣ₁₆）（９１₁₆）に伝達すると共に、バスインタ
フェースモード信号（ＴＳＷＭＯＤ）を外部バスの使用
ビット幅に対応する８ビット用オーダ制御回路（Ｏ
Ｃ₈ ）（９１₈ ）または１６ビット用オーダ制御回路
（ＯＣ₁₆）（９１₁₆）に対して有効状態とし、不使用ビ
ット幅に対応する８ビット用オーダ制御回路（ＯＣ₈ ）
（９１₈ ）または１６ビット用オーダ制御回路（Ｏ
Ｃ₁₆）（９１₁₆）に対して無効状態に設定する。

【０１０９】その結果、無効状態のバスインタフェース
モード信号（ＴＳＷＭＯＤ）を受信した８ビット用オー
ダ制御回路（ＯＣ₈ ）（９１₈ ）または１６ビット用オ
ーダ制御回路（ＯＣ₁₆）（９１₁₆）はオーダ処理を実行
しない。

【０１１０】有効状態のバスインタフェースモード信号
（ＴＳＷＭＯＤ）を受信した８ビット用オーダ制御回路
（ＯＣ₈ ）（９１₈ ）または１６ビット用オーダ制御回
路（ＯＣ₁₆）（９１₁₆）は、オーダ起動信号（ＸＳＴ
Ｂ）を受信すると、入力されたアドレスおよびデータを
保持する。

【０１１１】なお８ビット用オーダ制御回路（ＯＣ₈ ）
（９１₈ ）が起動された場合には、アドレスおよびデー
タを上位および下位の８ビット宛に分離して受信し、合
計１６ビットを受信した時点で保持し、また１６ビット
用オーダ制御回路（ＯＣ₁₆）（９１₁₆）が起動された場
合には、アドレスおよびデータを全ビット一度に受信・
保持する。

【０１１２】続いて８ビット用オーダ制御回路（Ｏ
Ｃ₈ ）（９１₈ ）または１６ビット用オーダ制御回路
（ＯＣ₁₆）（９１₁₆）は、保持したアドレスおよびデー
タに対してパリティ検査を実行し、誤りが検出された場
合には、障害通知信号（ＥＲＲ）を出力し、オーダ処理
を中止する。

【０１１３】続いて８ビット用オーダ制御回路（Ｏ
Ｃ₈ ）（９１₈ ）または１６ビット用オーダ制御回路
（ＯＣ₁₆）（９１₁₆）は、保持したアドレスに含まれる
オーダ種別判定部を分析し、オーダの種別を判定した
後、オーダ種別に応じて所要のアクセスアドレスおよび
書込データを抽出する。

【０１１４】続いて８ビット用オーダ制御回路（Ｏ
Ｃ₈ ）（９１₈ ）または１６ビット用オーダ制御回路
（ＯＣ₁₆）（９１₁₆）は、オーダ起動信号（ＸＳＴＢ）
からメモリアクセス起動信号（ＸＳＣＭＣＳ）を生成
し、また書込／読出選択信号（ＸＲＷＮ）から書込／読
出選択信号（ＸＲＷＥＮＢ）を生成し、またオーダ種別
判定結果からオーダ種別判定信号（ＸＯＲＤＥＮＢ）を
生成し、アクセスアドレス（ＡＣＡＤＤ）／書込データ
（ＷＤＡＴＡ）と共に出力する。

【０１１５】選択回路（ＳＥＬ）（９４）は、バスイン
タフェースモード信号（ＴＳＷＭＯＤ）によりオーダ処
理を実行した８ビット用オーダ制御回路（ＯＣ₈ ）（９
１₈）または１６ビット用オーダ制御回路（ＯＣ₁₆）
（９１₁₆）から出力されている通話路制御メモリ用イン
タフェース信号（ＳＣＭＩＦＤ）を選出し、通話路制御
メモリ（ＳＣＭ）（８_N ）内の各通話路制御メモリイン
タフェース回路（ＳＣＩＦ）（８２_N0）乃至（８２_N3）
に伝達する。

【０１１６】通話路制御メモリ（ＳＣＭ）（８_N ）内の
各通話路制御メモリインタフェース回路（ＳＣＩＦ）
（８２_N0）乃至（８２_N3）が、通話路制御メモリ（ＳＣ
Ｍ）（８０_N ）に対するアクセスを正常に完了すると、
メモリアクセス完了信号（ＸＳＣＭＡＣＫ）を送出し、
バスインタフェース回路（ＰＩＦ）（９_N ）内の８ビッ
ト用オーダ制御回路（ＯＣ₈ ）（９１₈ ）および１６ビ
ット用オーダ制御回路（ＯＣ₁₆）（９１₁₆）に伝達す
る。

【０１１７】またメモリ読出オーダを受信した場合に
は、通話路制御メモリインタフェース回路（ＳＣＩＦ）
（８２_N0）乃至（８２_N3）は読出データ（ＲＤＡＴＡ）
を、メモリアクセス完了信号（ＸＳＣＭＡＣＫ）に同期
して返送する。

【０１１８】バスインタフェース回路（ＰＩＦ）
（９_N ）においては、オーダ処理を実行した８ビット用
オーダ制御回路（ＯＣ₈ ）（９１₈ ）または１６ビット
用オーダ制御回路（ＯＣ₁₆）（９１₁₆）が、通話路制御
メモリ（ＳＣＭ）（８_N ）から返送されたメモリアクセ
ス完了信号（ＸＳＣＭＡＣＫ）を受信すると、オーダ処
理を完了する。

【０１１９】なお８ビット用オーダ制御回路（ＯＣ₈ ）
（９１₈ ）がメモリ読出オーダ処理を実行した場合に
は、通話路制御メモリ（ＳＣＭ）（８_N ）から返送され
た読出データ（ＲＤＡＴＡ）を上位および下位の８ビッ
ト宛に分離して出力し、選択回路（ＳＥＬ）（９５）に
伝達するが、１６ビット用オーダ制御回路（ＯＣ₁₆）
（９１₁₆）がメモリ読出オーダ処理を実行した場合に
は、通話路制御メモリ（ＳＣＭ）（８_N ）から返送され
た読出データ（ＲＤＡＴＡ）を全ビット出力し、選択回
路（ＳＥＬ）（９５）に伝達すると同期して、オーダ処
理完了通知信号（ＸＤＴＡＣＫ）を出力し、外部バスを
経由してプロセッサに返送する。

【０１２０】選択回路（ＳＥＬ）（９５）は、バスイン
タフェースモード信号（ＴＳＷＭＯＤ）によりオーダ処
理を実行した８ビット用オーダ制御回路（ＯＣ₈ ）（９
１₈）または１６ビット用オーダ制御回路（ＯＣ₁₆）
（９１₁₆）から出力されている読出データ（ＲＤＡＴ
Ａ）を選出し、外部バスを経由してプロセッサに返送す
る。

【０１２１】以上の説明から明らかな如く、本発明（請
求項６）の実施形態によれば、バスインタフェース回路
（ＰＩＦ）（９_N ）内には８ビット用オーダ制御回路
（ＯＣ ₈ ）（９１₈ ）が１６ビット用オーダ制御回路
（ＯＣ₁₆）（９１₁₆）と共に設けられており、１６ビッ
ト幅の外部バスのみならず、８ビット幅の外部バスにも
適用可能としている為、当該時分割スイッチの適用範囲
が拡大する。

【０１２２】次に、本発明（請求項７）の実施形態を、
図２、図６、図７、図１２および図１３を用いて説明す
る。本発明の実施形態による時分割スイッチには、通話
路制御メモリ（ＳＣＭ）（８_N ）の記憶内容をＤＭＡ転
送可能とする為に、図２、図６および図７に示される如
く、ＤＭＡ制御回路（ＤＭＣ）（９２）が、バスインタ
フェース回路（ＰＩＦ）（９_N ）内の１６ビット用オー
ダ制御回路（ＯＣ₁₆）（９１₁₆）に設けられると共に、
オーダ解析回路（ＯＤＡ）（９６）内にＤＭＡ制御オー
ダ解析回路（ＤＭＯＤＡ）（９６１）が追加されてい
る。

【０１２３】また、ＤＭＡ機能を実現させる為に、従来
バスインタフェース回路（ＰＩＦ）（９）がプロセッサ
等から外部バスを経由して受信・処理していた指示（オ
ーダ）に、下記の如きＤＭＡ制御用のオーダを追加す
る。

【０１２４】ＤＭＡ受信オーダ（ＤＭＡｃ） 外部バスおよびバスインタフェース回路（ＰＩＦ）（９
_N ）を経由して受信したデータを通話路制御メモリ（Ｓ
ＣＭ）（８_N ）に書込みを行う時分割スイッチを指定す
るオーダ。

【０１２５】ＤＭＡ送信オーダ（ＤＭＡａ） 通話路制御メモリ（ＳＣＭ）（８_N ）からデータを読出
し、バスインタフェース回路（ＰＩＦ）（９_N ）および
外部バスを経由して外部に送信する時分割スイッチを指
定するオーダ。

【０１２６】ＤＭＡ開始オーダ（ＤＭＡｅ） ＤＭＡ送信オーダを受信・保持済の時分割スイッチに、
通話路制御メモリ（ＳＣＭ）（８_N ）からのデータを抽
出開始させるオーダ ＤＭＡ状態読取オーダ（ＤＭＡｎ） ＤＭＡ受信オーダ、ＤＭＡ送信オーダを受信済の時分割
スイッチの状態を読取る為のオーダまたＤＭＡ制御信号
として、以下の信号を追加する。

【０１２７】ＤＭＡ信号（Ｂ_DMA ） ＤＭＡ受信側時分割スイッチ（２００）およびバス権調
停器（４００）に対して、ＤＭＡ実行中であることを通
知する信号である。

【０１２８】バス権要求信号（Ｂａ） バス権調停器（４００）に対して、バスを使用する権利
を要求する信号である。

【０１２９】バス使用承諾信号（Ｂｂ） バス権要求信号（Ｂａ）に対して、バスの使用を承諾す
る信号である。また、通常はバス権調停器（４００）お
よびプロセッサ（３００）に対してオーグ完了の通知を
行う為に使用するデータアック信号を、ＤＭＡ送受信時
分割スイッチ（２００）間のＤＭＡ書込完了通知として
使用する。

【０１３０】以上の各信号を図１２に例示する。ＤＭＡ
制御オーダ解析回路（ＤＭＯＤＡ）（９６１）は、従来
あるオーダ解析回路（ＯＤＡ）（９６）に付加され、バ
スから受信するオーダのアドレスに含まれるオーダ種別
コードを分析することにより、ＤＭＡ機能実現の為に追
加された前述の各種ＤＭＡ制御オーダを判定する回路で
ある。

【０１３１】ＤＭＡ制御回路（ＤＭＣ）（９２）は、ア
ドレス制御回路（ＡＤＣ）（９２１）、送受信状態レジ
スタ（ＳＲＲ）（９２２）および実行状態レジスタ（Ｅ
ＸＲ）（９２３）を内蔵し、アドレス制御回路（ＡＤ
Ｃ）（９２１）は、通話路制御メモリ（ＳＣＭ）
（８_N ）からＤＭＡ転送用のデータを読出し、またＤＭ
Ａ送信制御を実行し、また送受信状態レジスタ（ＳＲ
Ｒ）（９２２）は、前述の各種ＤＭＡ制御オーダを受信
した状態を保持するレジスタであり、更に実行状態レジ
スタ（ＥＸＲ）（９２３）は、前述のアドレス制御回路
（ＡＤＣ）（９２１）のアドレス、並びにＤＭＡデータ
受信アドレスよりＤＭＡ転送が正常に終了したか否かの
状態を格納する。

【０１３２】次に、ＤＭＡ転送過程を、通話路制御メモ
リ（ＳＣＭ）（８_N ）のセットアップ、通話路制御メモ
リ（ＳＣＭ）（８_N ）の全記憶内容の抽出、並びにＤＭ
Ａ状態の読出の順で説明する。

【０１３３】最初に通話路制御メモリ（ＳＣＭ）
（８_N ）のセットアップに就いて説明する。先ずプロセ
ッサ（３００）は、セットアップの対象とする時分割ス
イッチ（２００₁ ）に対し、ＤＭＡ受信オーダ（ＤＭＡ
ｃ）を発行する。

【０１３４】ＤＭＡ受信オーダ（ＤＭＡｃ）を受信した
時分割スイッチ（２００₁ ）においては、バスインタフ
ェース回路（ＰＩＦ）（９_N ）内のオーダ解析回路（Ｏ
ＤＡ）（９６）が、バスから受信したオーダの種別を、
ＤＭＡ制御オーダ解析回路（ＤＭＯＤＡ）（９６１）を
用いて分析し、ＤＭＡ受信オーダ（ＤＭＡｃ）であるこ
とを識別すると、ＤＭＡ制御回路（ＤＭＣ）（９２）内
の送受信状態レジスタ（ＳＲＲ）（９２２）に、ＤＭＡ
受信モードを設定する。

【０１３５】送受信状態レジスタ（ＳＲＲ）（９２２）
にＤＭＡ受信モードを設定された時分割スイッチ（２０
０₁ ）は、バスから入力されたＤＭＡ信号が有効（ＤＭ
Ａｉ）となったことを検出すると、受信したアドレス／
データ（アドレス０）（ＤＭＡｊ₀ ）を、通話路制御メ
モリ（ＳＣＭ）（８_N ）に格納する。

【０１３６】〔従来のバスアクセスプロトコルとＤＭＡ
のバスプロトコルとを同様にすることにより、通常のバ
スインタフェース回路（ＰＩＦ）（９_N ）を用いてバス
インタフェースオーダを受信した時と同様の動作を行う
ことが出来る。〕 また同一バス上にあるＤＭＡ転送させたくない時分割ス
イッチ（２００）の為に、送受信状態レジスタ（ＳＲ
Ｒ）（９２２）にＤＭＡ受信モードが設定されていない
時分割スイッチ（２００）は、バスから入力されたＤＭ
Ａ信号（ＤＭＡｉ）が有効となると、バスから入力され
る総てのオーダの書込みを停止させる。

【０１３７】ＤＭＡ信号が無効（ＤＭＡｍ）となったこ
とを検出すると、通話路制御メモリ（ＳＣＭ）（８_N ）
への格納を完了〔または中止〕させる。この時、最後の
ＤＭＡのオーダアドレスが通話路制御メモリ（ＳＣＭ）
（８_N）内の制御メモリ（ＳＣＭ_F ）（８０_N ）の最終
通話路制御メモリアドレス（ａ _SCMN）であった場合に
は、送受信状態レジスタ（ＳＲＲ）（９２２）に正常終
了状態を設定し、また最終通話路制御メモリアドレス
（ａ_SCMN）でなかった場合には、送受信状態レジスタ
（ＳＲＲ）（９２２）に非正常終了状態を設定する。

【０１３８】次に通話路制御メモリ（ＳＣＭ）（８_N ）
の全記憶内容の抽出に就いて説明する。先ずプロセッサ
（３００）は、セットアップさせたい時分割スイッチ
（２００）に対し、ＤＭＡ送信オーダ（ＤＭＡａ）を発
行する。

【０１３９】ＤＭＡ送信オーダ（ＤＭＡａ）を受信した
時分割スイッチ（２００）においては、バスインタフェ
ース回路（ＰＩＦ）（９_N ）内のオーダ解析回路（ＯＤ
Ａ）（９６）が、バスから受信したオーダの種別を、Ｄ
ＭＡ制御オーダ解析回路（ＤＭＯＤＡ）（９６１）を用
いて分析し、ＤＭＡ送信オーダ（ＤＭＡａ）であること
を識別すると、ＤＭＡ制御回路（ＤＭＣ）（９２）内の
送受信状態レジスタ（ＳＲＲ）（９２２）に、ＤＭＡ送
信モードを設定する。

【０１４０】送受信状態レジスタ（ＳＲＲ）（９２２）
にＤＭＡ送信モードを設定された時分割スイッチ（２０
０）は、バスからＤＭＡ開始オーダ（ＤＭＡｅ）を受信
すると、通話路制御メモリ（ＳＣＭ）（８_N ）内の制御
メモリ（ＳＣＭ_F ）（８０_N）の総ての通話路制御メモ
リアドレス（ａ_SCMN）からデータ（ＤＭＡｊ）を順次抽
出し始める。またこの時、ＤＭＡ信号を有効（ＤＭＡ
ｉ）とする。

【０１４１】通話路制御メモリ（ＳＣＭ）（８_N ）内の
制御メモリ（ＳＣＭ_F ）（８０_N ）の総ての通話路制御
メモリアドレス（ａ_SCMN）からデータ（ＤＭＡｊ）を抽
出し終わると、ＤＭＡ信号を無効（ＤＭＡｍ）とし、Ｄ
ＭＡ転送を完了させる。

【０１４２】またこの時、通話路制御メモリ（ＳＣＭ）
（８_N ）内の制御メモリ（ＳＣＭ_F）（８０_N ）の最終
通話路制御メモリアドレス（ａ_SCMN）迄、データ（ＤＭ
Ａｊ）を抽出し終わっている場合には、送受信状態レジ
スタ（ＳＲＲ）（９２２）に正常終了状態を設定し、ま
た最終通話路制御メモリアドレス（ａ_SCMN）迄データ
（ＤＭＡｊ）を抽出し終わっていなかった場合には、送
受信状態レジスタ（ＳＲＲ）（９２２）に非正常終了状
態を設定する。

【０１４３】次に、ＤＭＡ状態抽出に就いて説明する。
前述の、通話路制御メモリ（ＳＣＭ）（８_N ）のセット
アップ、並びに通話路制御メモリ（ＳＣＭ）（８_N ）の
全記憶内容の抽出を行う為に、ＤＭＡの各オーダ〔ＤＭ
Ａ送信オーダ（ＤＭＡａ）、ＤＭＡ受信オーダ（ＤＭＡ
ｃ）〕により状態設定が行われているか否かを確認する
為に、各ＤＭＡ送信オーダ（ＤＭＡａ）およびＤＭＡ受
信オーダ（ＤＭＡｃ）を発行後、ＤＭＡ状態読取オーダ
（ＤＭＡｎ）を発行し、状態を抽出する。

【０１４４】また、ＤＭＡが正常に総ての通話路制御メ
モリアドレス（ａ_SCMN）に就いて実行されているか否か
を確認する為に、ＤＭＡ状態読取オーダ（ＤＭＡｎ）を
発行し、状態を抽出する。

【０１４５】以上の過程は、図１３に示される。以上の
説明から明らかな如く、本発明（請求項７）の実施形態
によれば、従来ある１６ビット用オーダ制御回路（ＯＣ
₁₆）（９１₁₆）にＤＭＡ制御回路（ＤＭＣ）（９２）お
よびＤＭＡ制御オーダ解析回路（ＤＭＯＤＡ）（９６
１）を設け、また従来あるバスアクセスプロトコルとＤ
ＭＡのバスプロトコルとを同様とすることにより、最小
限の回路規模の増加でＤＭＡ機能を実現可能となり、プ
ロセッサ（３００）を介すること無く、短時間で通話路
制御メモリ（ＳＣＭ）（８_N）のセットアップ、全記憶
内容の抽出が可能となる。

【０１４６】また複数の時分割スイッチ（２００）に対
してＤＭＡ受信オーダ（ＤＭＡｃ）を発行することによ
り、同時に複数の時分割スイッチ（２００）の通話路制
御メモリ（ＳＣＭ）（８_N ）のセットアップを実行可能
となる。

【０１４７】更にＤＭＡ送信オーダ（ＤＭＡａ）および
ＤＭＡ受信オーダ（ＤＭＡｃ）をそれぞれ異なる時分割
スイッチ（２００）に対して発行することにより、時分
割スイッチ（２００）同志の間で通話路制御メモリ（Ｓ
ＣＭ）（８_N ）の複写が可能となる。

【０１４８】なお、図２乃至図１３はあく迄本発明の一
実施形態に過ぎず、例えば収容する入力ハイウェイ（Ｈ
Ｗ_I ）および出力ハイウェイ（ＨＷ_O ）の数、収容チャ
ネル（ＣＨ）数、並びに伝送速度は図示されるものに限
定されることは無く、また通話路メモリ（ＳＰＭ）（４
_N ）および通話路制御メモリ（ＳＣＭ）（８_N ）の構成
も図示されるものに限定されることは無く、他に幾多の
変形が考慮されるが、何れの場合にも本発明の効果は変
わらない。

【０１４９】

【発明の効果】以上、本発明（請求項１乃至３）によれ
ば、時分割スイッチを構成する通話路メモリのみが収容
各ハイウェイのクロックの収容数倍の高速クロックに同
期して動作し、その他の通話路制御メモリおよび主カウ
ンタ等は各ハイウェイのクロックと同一速度で動作可能
となり、各種制御回路の実現も容易となり、消費電力も
削減されて安定動作が可能となり、また本発明（請求項
４）によれば、内蔵するタイミング制御回路で生成する
所定速度以外に、外部から供給される高速クロックも利
用可能となり、広範囲のクロックを使用するハイウェイ
を収容可能となり、また本発明（請求項５）によれば、
収容ハイウェイのフレーム位相を、基準フレーム位相に
対して前方向および後方向に位相同期可能となり、また
本発明（請求項６）によれば、各種の外部バスに適合可
能となる為、各種の交換機に適用可能となり、更に本発
明（請求項７）によれば、通話路制御メモリの記憶内容
を、ＤＭＡ機能により転送可能となり、当該時分割スイ
ッチの信頼性、経済性および利便性が大幅に向上する。

【図面の簡単な説明】

【図１】 本発明の原理図

【図２】 本発明の実施形態による時分割スイッチ

【図３】 図２における通話路メモリのアドレス割当

【図４】 図２における通話路制御メモリのアドレス割
当

【図５】 図２における書込および読出アドレスの伝達
経路

【図６】 図２におけるバスインタフェース回路

【図７】 図６における１６ビット用オーダ制御回路

【図８】 図２におけるクロック選択回路

【図９】 図２における通話路メモリ制御回路の信号波
形

【図１０】 図２における入力ハイウェイのフレーム位
相吸収状況

【図１１】 図６における信号波形

【図１２】 図２におけるＤＭＡ信号

【図１３】 図２におけるＤＭＡ転送動作手順

【図１４】 従来ある時分割スイッチ

【図１５】 図１４における通話路メモリのアドレス割
当

【図１６】 図１４における通話路制御メモリのアドレ
ス割当

【図１７】 図１４における書込および読出アドレスの
伝達経路

【図１８】 図１４におけるバスインタフェース回路

【図１９】 図１４におけるクロック逓倍回路

【図２０】 入出力ハイウェイにおけるチャネル配置

【図２１】 通話路メモリ入力データ

【図２２】 通話路メモリ出力データ

【図２３】 図１４における入力ハイウェイのフレーム
位相吸収状況

【符号の説明】

１、１_N エラスティックストアメモリ（ＥＳＭ） ２ 直並列変換回路（Ｓ／Ｐ） ３、３_N 多重回路（ＭＵＸ） ４、４_N 通話路メモリ（ＳＰＭ） ５、４２、４２_N 、９４、９５、１０７ 選択回路（Ｓ
ＥＬ） ６ 分離回路（ＤＭＸ） ７ 並直列変換回路（Ｐ／Ｓ） ８、８_N 通話路制御メモリ（ＳＣＭ） ９、９_N バスインタフェース回路（ＰＩＦ） １０、１０_N タイミング制御回路（ＴＩＭ） ４０、４０_N メモリ部（ＳＰＭ_F ） ４１、４１_N 、８１、８１_N メモリ単位（ＲＡＭ） ４３ 通話路メモリインタフェース回路（ＳＰＩＦ） ４４ 通話路メモリ制御回路（ＳＰＣ） ４５ アクセスメモリ単位判定回路 ４６ メモリ単位選択信号発生回路 ８０、８０_N メモリ部（ＳＣＭ_F ） ８２、８２_N 通話路制御メモリインタフェース回路
（ＳＣＩＦ） ９１ オーダ制御回路（ＯＣ） ９１₈ ８ビット用オーダ制御回路（ＯＣ₈ ） ９１₁₆ １６ビット用オーダ制御回路（ＯＣ₁₆） ９２ ＤＭＡ制御回路（ＤＭＣ） ９３ データラッチ回路（ＬＣＨ） ９６ オーダ解析回路（ＯＤＡ） ９７ 通話路制御メモリアクセス制御回路（ＳＣＡＣ） ９８ 出力データ制御回路（ＯＤＣ） １０１、１０１_N 主カウンタ（ＣＮＴ） １０２ クロック逓倍回路（ＣＭＰ） １０３ 面切替制御回路（ＦＳＣ） １０４ 位相同期逓倍回路（ＡＰＬＬ） １０５ 四分周回路（１／４） １０６ クロック選択回路（ＣＫＳ） １１０ 高速クロック生成手段 １２０ 切替手段 ２００ 時分割スイッチ ３００ プロセッサ ４００ バス権調停器 ４０１ 通話路メモリ制御手段 ８０１ 通話路制御メモリ制御手段 ９０１ ＤＭＡ制御手段 ９２１ アドレス制御回路（ＡＤＣ）９２２ 送受信状
態レジスタ（ＳＲＲ） ９２３ 実行状態レジスタ（ＥＸＲ） ９６１ ＤＭＡ制御オーダ解析回路（ＤＭＯＤＡ）

フロントページの続き (72)発明者 佐保田 純治 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 新井 隆 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 興野 貴愛 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 黒田 清彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 一定のチャネル多重度（Ｎ）を有する所
   定数（Ｍ）の入力および出力ハイウェイを収容し、前記
   各入力ハイウェイの各チャネルにより入力されるデータ
   を、指定された出力ハイウェイの指定されたチャネルに
   交換出力する時分割スイッチにおいて、 収容される各入力ハイウェイのフレーム位相を、時分割
   スイッチ内で生成される基準フレームのフレーム位相に
   位相同期させる前記入力ハイウェイ数（Ｍ）分のエラス
   ティックストアメモリと、 それぞれ前記各ハイウェイのチャネル多重度（Ｎ）に等
   しいアドレスを有する前記ハイウェイ数（Ｍ）と同数の
   メモリ単位から構成され、前記入力および出力ハイウェ
   イがそれぞれ有する全チャネル数（Ｎ×Ｍ）に等しいア
   ドレスを有する通話路メモリと、 それぞれ前記各ハイウェイのチャネル多重度（Ｎ）に等
   しいアドレスを有する前記ハイウェイと同数のメモリ単
   位から構成され、前記入力および出力ハイウェイがそれ
   ぞれ有する全チャネル数（Ｎ×Ｍ）に等しいアドレスを
   有する通話路制御メモリと、 外部バスを経由して入力される前記通話路メモリのラン
   ダムアクセス用アドレスと、該ランダムアクセス用アド
   レスの前記通話路制御メモリに対する書込用アドレスと
   の組合せを受信した場合に、前記通話路制御メモリ内
   の、前記書込用アドレスにより指定されるメモリ単位の
   指定アドレスに、前記ランダムアクセス用アドレスを格
   納するバスインタフェース回路と、 前記各入力および出力ハイウェイのチャネル伝送速度に
   等しい速度の基準クロックを前記入力および出力ハイウ
   ェイのチャネル多重度数（Ｎ）だけ繰返し計数し、計数
   値を前記通話路メモリおよび通話路制御メモリに供給す
   る主カウンタと、 前記基準クロックを入力されると、該基準クロックを前
   記所定数倍に逓倍した高速クロックを生成し、前記通話
   路メモリに供給する高速クロック生成手段とを具備する
   タイミング制御回路とを設け、 前記通話路制御メモリは、前記主カウンタから供給され
   る前記計数値を読出用のアドレスとして、前記各メモリ
   単位に並行して入力することにより、前記各メモリ単位
   に格納されている前記通話路メモリのランダムアクセス
   用のアドレスを、前記基準クロックに同期して並行して
   シーケンシャルに読出し、並行して前記通話路メモリに
   供給する通話路制御メモリ制御手段を具備し、 前記通話路メモリは、前記主カウンタから供給される前
   記計数値をシーケンシャルアドレスとして、前記各メモ
   リ単位に並行して入力すると共に、前記高速クロック生
   成手段から供給される高速クロックに同期して、前記各
   メモリ単位を所定の順序で時分割的に活性化することに
   より、総てのメモリ単位の総ての記憶領域に前記高速ク
   ロックに同期してシーケンシャルにアクセスし、 且つ前記通話路制御メモリの各メモリ単位から並行して
   供給される各ランダムアクセス用アドレスを、前記高速
   クロック生成手段から供給される高速クロックに同期し
   て、所定の順序で時分割多重化し、前記各ランダムアク
   セス用アドレスが、前記通話路メモリを構成する何れの
   メモリ単位に割当てられているかを分析し、該当するメ
   モリ単位を各ランダムアクセス用アドレスに同期して活
   性化することにより、該ランダムアクセス用アドレスに
   よりアクセスする通話路メモリ制御手段を具備すること
   を特徴とする時分割スイッチ。
2. 【請求項２】 前記通話路メモリは、前記入力および出
   力ハイウェイがそれぞれ有する全チャネル数（Ｎ×Ｍ）
   のアドレスをそれぞれ有する二面のメモリ部を有し、前
   記主カウンタの計数値（ｎ）が前記チャネル数（Ｎ）を
   繰返し計数するフレーム周期に同期して、一方のメモリ
   部に前記入力ハイウェイから到着するデータを書込むの
   と並行して、他方のメモリ部に格納済のデータを読出
   し、前記出力ハイウェイに送出し、以上の書込周期と読
   出周期とを交互に繰返すことを特徴とする請求項１記載
   の時分割スイッチ。
3. 【請求項３】 前記通話路制御メモリは、前記各メモリ
   単位をそれぞれ二つの記憶領域に分割し、前記主カウン
   タから供給される計数値の内、最下位ビットを含まない
   計数値を読出用アドレスとして入力し、前記分割された
   二つの記憶領域の内容を、前記各読出用アドレス周期内
   で前記基準クロックに同期して交互に読出し、前記主カ
   ウンタからの計数値に同期して通話路メモリに供給し、
   該各読出用アドレス周期内の読出動作を行っていない期
   間を、前記バスインタフェース回路による前記ランダム
   アクセス用アドレスの格納用に割当てることを特徴とす
   る請求項１記載の時分割スイッチ。
4. 【請求項４】 前記タイミング制御回路は、前記高速ク
   ロック生成手段が生成する前記高速クロックと、外部か
   ら供給される前記高速クロックと異なる速度を有する高
   速クロックとを、指定により切替えて出力する切替手段
   を付設することを特徴とする請求項１記載の時分割スイ
   ッチ。
5. 【請求項５】 前記エラスティックストアメモリは、前
   記主カウンタの初期設定値を変更することにより、収容
   される前記各入力ハイウェイのフレーム位相を、時分割
   スイッチ内で生成される基準フレームのフレーム位相に
   対して前方向および後方向に位相同期範囲を変更可能と
   することを特徴とする請求項１記載の時分割スイッチ。
6. 【請求項６】 前記バスインタフェース回路は、それぞ
   れ異なるビット幅を有する外部バスに接続可能な複数種
   類のインタフェースを有し、複数種類のディジタル交換
   機に適用可能とすることを特徴とする請求項１記載の時
   分割スイッチ。
7. 【請求項７】 前記バスインタフェース回路は、前記外
   部バスを経由して他の時分割スイッチとの間で、前記通
   話路制御メモリに格納済の情報を、ＤＭＡ転送可能とす
   るＤＭＡ制御回路を付設することを特徴とする請求項１
   記載の時分割スイッチ。