KR970004792B1 - 다중접속에 의한 신호 다중화 장치 - Google Patents

다중접속에 의한 신호 다중화 장치 Download PDF

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Abstract

내용없음.

Description

다중접속에 의한 신호 다중화 장치
제1도는 신호 프레임의 길이는 같으나, 시스팀의 프레임 동기신호와 여러개의 입력신호가 동기되지 않는상태를 나타내는 타이밍도.
제1a도는 제1도와 같은 입력신호를 다중화하는 기존의 방식을 나타내는 블럭도.
제1b도는 제1도의 신호가 시스팀의 프레임 동기신호와 동기되어 있는 상태를 나타내는 타이밍도.
제1c도는 서로 다른 특성의 입력신호를 나타내는 타이밍도.
제2도는 본 발명의 기본적인 구성을 도시한 블럭도.
제3도는 제2도의 입력신호 인터페이스장치를 상세하게 도시한 블럭도.
제4도는 제2도의 입력신호 제어장치를 상세하게 도시한 블럭도.
제5도는 제2도의 출력신호 어드레스 발생장치와 병렬/직렬 변환 시프트 레지스터장치의 동작을 설명하기 위한 블럭도.
제6도는 입력신호를 병렬로 처리하기 위한 입력신호 처리장치의 기본 구성을 설명하는 블럭도.
제7도는 제2도의 기본 구성을 갖는 입력신호 처리장치 N개를 연결하여 본 발명을 구성하여 실시할 때 버퍼의 동작 및 출력신호 어드레스 발생장치의 동작을 설명하기 위한 블럭도.
제8도는 입력신호 제어장치가 입력신호 인터페이스장치로부터 입력신호 처리용 멀티포트램에 저장된 데이타를 분석하여 다중접속용 멀티포트램에 어드레스를 저장하는 동작을 설명하는 프로우차트.
* 도면의 주요부분에 대한 부호의 설명
5 : 어드레스버퍼 6 : 데이타버퍼
11 : 입력신호 인터페이스장치 12 : 입력신호 처리용 멀티포트램
13 : 입력신호 제어장치 14 : 테스트 및 중앙처리장치
15 : 다중접속용 멀티포트램 16 : 입력신호 어드레스 발생장치
21 : 여러가지 신호형태의 시리얼 입력 인터페이스
22 : 직렬/병렬 변환 시프트 레지스터장치
26 : 마이크로 프로세서 27 : 주변장치 제어회로
30 : 입력신호 처리장치 36 : 출력신호 어드레스 발생장치
37 : 병렬/직렬 변환 시프트 레지스터장치
38 : 출력신호 어드레스 발생장치 및 멀티프렉스장치
본 발명은 교환기 또는 기타 전송장비로부터 발생된 DS1 및 DS1E급의 신호, 또는 ATM 셀 등과 같이 그 프레임의 구조 및 특성을 알 수 있는 신호들을 입력으로 하여 특정한 구조를 갖는 형태로 다중화 및 전송할 수 있는 다중접속에 의한 신호 다중화 장치에 관한 것으로, 특히, 입력신호들은 메모리상에 정의되어 있는 특정한 버퍼상에 저장되고, 이들 저장된 입력신호들을 특정한 구조를 갖는 형태로 정렬하여 전송하기 위한 장치를 가지며, 여러개의 신호를 특정한 구조를 갖는 형태로 다중화하여 전송하기 위하여 입력신호와 오버헤드 등을 메모리상에 정의된 특정한 어드레스 저장영역에 구성하고자 하는 구조와 형태에 따라 입력신호와 오버헤드 등의 데이타가 저장되어 있는 메모리의 어드레스를 차례로 기입하고, 이 메모리상에 정의된 어드레스 저장영역을 출력신호 어드레스 발생장치가 순차적으로 읽음으로서 특정한 구조를 갖는 형태로 정렬하여 입력된 신호를 다중화 및 전송할 수 있는 다중접속에 의한 신호 다중화 장치에 관한 것이다.
일반적으로 교환기 또는 이와 유사한 장치 및 전송장치로부터 신호를 받아들여 입력신호를 다중화하는 장치는 저속의 신호를 순차적으로 다중화하여 고속의 신호로 변환하며, 이 과정은 각각의 다중화 단계에서 같은 속도의 입력신호를 다중화하는 것을 전체로 하게 된다.
따라서 신호의 특성이 서로 다르거나(예; DS1과 DSIE간의 관계 또는 이들 신호와 영상신호와의 관계)같은 특성의 신호라 할지라도 서로 다른 교환기나 전송장치 및 분배장치로부터 수신되어진 신호들이 제1도에서와 같이 각 신호의 프레임(FRAME)이 입력장치의 시스팀 프레임 동기신호와 동기되어지지 않은 경우는 제1a도에서 도시된 바와 같이 입력신호 1, 입력신호 2,…, 입력신호 n, 입력신호 1, 입력신호 2,…,의 순서로 순차적으로 신호를 접속하여 다중화 함으로 인하여 특정한 구조를 갖는 형태로 다중화하여 전송하는데는 상당한 어려움이 따르며 불필요한 스터핑 비트 등의 삽입이 불가피해진다. 또한 제1b에서와 같이 동기되어진 같은 특성의 입력신호를 처리하는 경우라 할지라도 각각의 신호에 포함되어 있는 타임슬럿의 위치를 바꾼다거나, 제1c도에서와 같이 구성이 상이한 신호(예; 음성신호와 영상신호)를 특정한 형태를 갖는 형태로 다중화 하는 것은 기존의 방식으로는 상당한 어려움이 따른다.
따라서, 본 발명은 신호간의 특성이 상이하거나 구성이 상이한 신호 또는 신호간의 동기가 일치하지 않는 경우에도 특정한 구조를 갖는 형태로 다중화할 수 있고, 이때 각각의 신호에 포함되어 있는 타임 스럿의 위치를 교환할 수 있는 기능을 갖는 장치를 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, DS1(또는 DS1E) 신호, 영상신호 또는 ATM Cell 등을 입력으로 처리할 수 있는 인터페이스장치를 가지며, 이 인터페이스장치로부터 데이타를 수신하여 저장할 수 있는 여러개의 포트를 갖는 램(예; 4포트램)과, 이 여러개의 포트를 갖는 램을 제어할 수 있는 입력신호 제어장치와, 이 여러개의 포트를 갖는 램(이하 입력신호 처리용 멀티포트램이라 함)과 접속되어 임의의 순서로 데이타를 읽어내어 다중화할 수 있는 멀티프렉스장치와, 이 멀티프렉스장치와 여러개의 입력신호 제어장치간에 동시처리를 가능하게 하는 인터페이스장치로서 다중접속용 멀티포트램과, 입력신호 처리용 멀티포트램과 접속되어 테스트 및 시스팀을 관리하는 기능을 제공하는 테스트 및 중앙처리장치로 구성되는 것을 특징으로 한다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제2도는 본 발명을 구성하는 장치의 기본 구성을 도시한 블럭도로서, DSI(또는 DSIE) 신호,영상신호, 또는 ATM 신호 등을 처리할 수 있는 입력신호 인터페이스장치(11)를 가지고, 이 입력신호 인터페이스장치(11)로부터 데이타를 수신하여 저장할 수 있는 여러개의 포트를 갖는 입력신호 처리용 멀티포트램(12)과 이 입력신호 처리용 멀티포트램을 제어할 수 있는 입력신호 제어장치(13)와, 상기 입력신호 처리용 멀티포트램(12)과 접속되어 임의의 순서로 데이타를 읽어내어 특정한 구조를 갖는 형태로 다중화할 수 있는 출력신호어드레스 발생장치 및 멀티프렉스장치(38)와, 이 출력신호 어드레스 발생장치 및 멀티프렉스장치(38)와 여러개의 입력신호 제어장치간에 동시처리를 가능하게 하는 인터페이스장치로서 다중접속용 멀티포트램(15)와, 입력신호 처리용 멀티포트램(12)과 접속되어 테스트 및 시스팀 관리하는 기능을 제공하는 테스트 및 중앙처리장치(14)로 구성된다.
상기 출력신호 어드레스 발생장치 및 멀티프렉스장치(38)는 제5도에서 도시한 바와같이 출력신호 어드레스 발생장치(36)과 병렬/직렬 변환 시프트 레지스터장치(37)로 이루어진다.
제3도는 제2도의 입력신호 인터페이스장치(11)의 구성을 자세하게 도시한 도면으로 입력신호 인터페이스장피(11)는 시리얼 입력 인터페이스장치(21), 입력신호 어드레스 발생장치(16)와 직렬/병렬 변환 시프트레지스터장치(22)로 구성된다.
상기 입력신호 인터페이스장치(11)로 들어오는 입력신호는, 교환기, 이와 유사한 장치 또는 기타 전송장치로부터 시리얼 데이타의 형태로서 DS1(DS1E), 이와 유사한 신호형태 또는 ATM Cell 등의 신호형태로서 시리얼 입력 인터페이스(21)에 입력되고, 이 시리얼 입력 인터페이스(21)로부터 발생되는 시리얼 데이타 및 제어신호 등을 입력으로 하는 직렬/병렬 변환 시프트 레지스터장치(22)를 거쳐 바이트 단위의 데이타가 입력신호 처리용 멀티포트램(12)의 데이타 버스에 연결되고, 동시에 시리얼 입력 인터페이스(21)에 의해 출력되는 클럭신호,데이타 동기신호, 프레임 동기신호 등의 타이밍 신호가 입력신호 어드레스 발생장치(16)에 입력되어, 이 입력신호 어드레스 발생장치(16)에 의하여 발생되는 어드레스에 따라 직렬/병렬 변환 시프트 레지스터장치(22)에서 발생한 데이타는 바이트 단위로 입력신호 처리용 멀티포트램(12)의 일정한 위치에 저장되어진다. 또한 이때 입력신호로부터 추출된 입력신호의 동기신호는 입력신호 제어장치(13)와 직렬/병렬 변환 시프트 레지스터장치의 타이밍을 위한 입력으로 사용된다.
제4도는 제3도의 장치에 의하여 입력신호 처리용 멀티포트램(12)에 지정된 데이타를 제어하는 입력신호 제어장치(13)를 상세하게 도시하고 있다. 입력신호 제어장치(13)는 마이크로 프로세서(26)와 롬, 램 등의 메모리 및 타이머와 인터럽트 제어회로 등으로 구성되는 주변장치 제어회로(27)의 마이크로 컴퓨터 시스템으로 구성되고, 입력신호 인터페이스장치(11)로부터 수신되는 타이밍 신호와 테스트 및 중앙처리장치(14)로부터 수신되는 버퍼동기 및 제어신호에 의하여 특정한 동작을 하며, 입력신호 처리용 멀티포트램(12)의 일정한 부분에 저장되어 있는 데이타내의 정보를 분석하여, 데이타가 다중화될 때 특정한 구조를 갖도록, 다중접속용 멀티포트램(15)에 입력신호 처리용 멀티포트램(12)에 있는 데이타의 어드레스를 기입한다.
상기 입력신호 제어장치(13)에 연결된 다중접속용 멀티포트램(15)은 제5도에서와 같이 테스트 및 중앙처리장치로부터 발생되는 버퍼동기 및 제어신호에 의하여 작동되는 출력 어드레스 발생장치(36)[일종의 카운터로 구성됨]가 발생시키는 어드레스에 따라서 데이타를 발생하고, 이 데이타가 입력신호 처리용 멀티포트램(12)의 어드레스로 입력되어, 이 어드레스에 의하여 입력신호 처리용 멀티포트램(12)에서 발생되는 데이타가 병렬/직렬 변환 시프트 레지스터장치(37)로 들어가 다중화되게 된다.
제8도는 입력신호 제어장치(13)가 입력신호 인터페이스장치(11)로부터 입력신호 처리용 멀티포트램(12)에 저장된 데이타를 분석하여 다중접속용 멀티포트램(15)에 어드레스를 저장하는 동작을 설명하고 있다. 입력신호 제어장치에 있는 마이크로 프로세서에 의하여 마이크로 컴퓨터 시스팀을 초기화 하는 단계인 입력신호 제어장치 초기화 단계(50), 입력되는 데이타와 이 데이타의 어드레스가 저장되는 입력신호 처리용 멀티포트램(12)과 다중접속용 멀티포트램(15)을 초기화하여 특정한 구성을 갖는 형태로 다중화할 수 있도록 준비하는 단계로서 버퍼의 초기화 및 버퍼동기신호에 따라 최초의 데이타버퍼와 어드레스버퍼를 할당하여 정상적인 동작을 준비하는 단계(51)와 설정되어 있는 데이타버퍼에 최초로 입력신호를 수신하는 단계(52)를 거쳐서 계속적으로 데이타를 검사하고 어드레스버퍼를 정리하는 동작을 반복하게 된다. 이 반복되는 동작은입력의 한 프레임이 종료되었는가를 판단하는 단계(53), 종료되었을 경우 새로운 데이타버퍼와 어드레스버퍼를 할당하고, 입력신호를 수신하며, 현재의 데이타버퍼에 저장된 데이타를 분석하는 단계(54), 현재의 어드레스버퍼에 있는 데이타버퍼의 내용분석에 따라 어드레스를 어드레스버퍼에 기입하는 단계(55)와, 다시입력의 한 프레임이 종료되었는지를 판단하는 단계(53)로 되돌아가는 동작과 입력의 한 프레임이 종료되지 않았을 때 다시 입력의 한 프레임이 종료되었는지를 판단하는 단계(53)로 되돌아가는 동작으로 구성된다.
제6도는 본 발명의 입력신호 처리장치(30)를 도시하는 블럭도로서 상기 입력신호 인터페이스장치(11)를 거쳐 비동기적으로 들어오는 입력신호를 다중화하기 위한 입력신호 처리장치(30)의 기본 구성을 나타내고 있다.
N개의 입력신호 처리장치(30)는 다중접속용 멀티포트램(15)에 각 입력신호 처리장치(30)가 특정한 구성을 갖는 형태로 다중화할 입력신호 처리용 멀티포트램(12)상의 데이타의 어드레스를 기록한다. 이때, 다중접속용 멀티포트램(15)과 입력신호 처리용 멀티포트램(12)은 제7도에서와 같이 각각 3개의 어드레스버퍼(5)와 데이타버퍼(6)로 구성되며, 이들 버퍼들은 순환적으로 사용되게 된다. 즉 버퍼1… 버퍼 2…버퍼 3…버퍼 1… 버퍼 2…의 순으로 사용된다.
각각의 입력신호 처리장치(30)는 버퍼동기신호에 의하여 동시에 같은 번호의 어드레스버퍼(5)와 데이타버퍼(6)를 사용하게 되며, 각각의 입력신호 제어장치(13)는 현재의 입력신호를 제5도의 출력신호 어드레스 발생장치(36)가 사용하는 버퍼의 바로 전 버퍼에 데이타를 저장하도록 한다.
상술한 구성에 의거하여 본 발명의 동작을 설명하면 다음과 같다. 시스템의 동작이 개시되면 테스트 및 중앙처리장치(14)는 버퍼동기 및 제어신호 등을 발생하여 제2도의 어드레스 발생장치 및 멀티프렉스장치(38)와 입력신호 제어장치(13)에 공급한다. 입력신호 제어장치(13)는 버퍼동기 및 제어신호를 받아 입력신호 처리용 멀티포트램(12)과 다중접속용 멀티포트램(15)의 버퍼를 버퍼동기신호에 동기시키고, 입력신호 인터페이스장치(11)를 거쳐 입력신호로부터 추출되는 데이타를 저장할 데이타버퍼와 이 데이타의 어드레스를 저장할 다중접속용 멀티포트램상(15)의 어드레스버퍼(5)를 할당하고 입력을 수신하기 시작한다.
입력신호 인터페이스장치(11)는 제3도에서와 같이 클럭신호, 데이타 동기신호 등의 타이밍 신호를 발생하여 입력신호 처리용 멀티포트램(12)의 어드레스를 발생시키는 입력신호 어드레스 발생장치(16)와 입력신호 처리용 멀티포트램(12)의 데이타를 발생하는 직렬/병렬 변환 시프트 레지스터장치(22)에 공급하는 동시에 이 신호를 제4도에서와 같이 입력신호 제어장치(14)에 공급함으로서 입력신호로부터 추출된 데이타가 입력신호 처리용 멀티포트램(12)에 오류없이 저장되게 하고, 입력신호 제어장치(13)가 어드레스버퍼 및 데이타버퍼를 정확히 지정할 수 있도록 동작한다.
입력신호 제어장치(13)는 클럭신호, 데이타 동기신호 등의 타이밍 신호로부터 한 프레임의 데이타 수신이 종료됨을 인식하여 데이타버퍼를 새로 할당하고 수신된 데이타를 분석하여, 이 데이타의 어드레스를 다중화될 순서에 맞게 다중접속용 멀티포트램(15)의 어드레스버퍼에 저장한다. 이때 데이타버퍼 및 어드레스버퍼의 동기는 버퍼동기 및 제어신호를 사용하여 이루어지게 된다.
상기와 같이 입력신호 인터페이스장치(11), 입력신호 처리용 멀티포트램(12), 입력신호 제어장치(13) 및 다중접속용 멀티포트램(15)으로 구성되는 제6도의 입력신호장치(30)는 여러개의 입력신호를 동시에 처리하기 위해서 제7도와 같이 다중접속용 멀티포트램(15)을 독립적으로 동작하는 N개의 입력신호 제어장치(13)와 접속이 되고 하나의 출력신호 어드레스 발생장치(36)와 접속이 되게 된다.
출력신호 어드레스 발생장치(36)는 테스트 및 중앙처리장치(14)로부터의 버퍼동기 및 제어신호에 의하여 다중접속용 멀티포트램(15)에 어드레스를 공급하여 다중접속용 멀티포트램(15)으로부터 데이타를 발생시키고 이 데이타를 입력신호 처리용 멀티포트램(12)의 어드레스 버스에 공급하여 다중화될 데이타를 발생하게 된다. 이때, 다중접속용 멀티포트램(15)은 제7도에서처럼 각각의 입력신호 처리장치에 두지 않고 각각의 입력신호 처리장치에서 분리하여 N개의 입력신호 처리장치가 공동으로 접속하여 사용하는 구성을 가질 수도있다.
상기 동작에 의하여 N개의 입력신호 처리용 멀티포트램(12)으로부터 발생되는 데이타는 병렬/직렬 변환 시프트 레지스터장치(37)에 공급되고 버퍼동기 및 제어신호에 동기되어 다중화되게 된다.
상기한, 본 발명을 메모리상의 특정한 어드레스가 저장되는 영역을 여러개의 신호가 입력되는 상황에 따라서 변경할 수 있으며, 각 입력신호들간의 완전한 동기를 필요로 하지 않으며, 입력신호를 특정한 구조를 같은 형태로 다중화하는 과정에서 임의의 입력신호에 포함되어 있는 임의의 타임 슬럿의 위치를 다중화시 임의의 위치에 위치하도록 할 수 있고, 특히 입력신호를 병렬로 처리하여, 입력되는 신호와 특정한 어드레스가 저장되는 영역이 다중접속이 가능한 구조를 가짐으로서, 서로 특성이 다른 신호를 특정한 구조를 갖는 형태로 쉽게 다중화할 수 있으며 확장 및 유지보수를 용이하게 할 수 있다.
본 발명으로 제조된 장치에 의하면, 신호간의 특성이 상이하거나 구성이 상이한 신호를 다중화할 수 있으며 신호간의 동기가 일치하지 않는 경우도 다중화할 수 있는 효과가 있다.

Claims (14)

  1. DS1(또는 DS1E) 신호, 영상신호, 또는 ATM 신호 등을 처리할 수 있는 입력신호 인터페이스장치와, 테스트 및 중앙처리장치에 접속할 수 있는 입력신호 처리용 멀티포트램과, 상기 입력신호 처리용 멀티포트램과 접속되고, 입력신호 인터페이스장치로부터 클럭신호, 데이타 동기신호 등의 타이밍 신호와 테스트 및 중앙처리장치로부터 버퍼동기 및 제어신호를 받아서 동작하는 타이머, 인터럽트 등의 주변장치, 롬과 램의 메모리 및 마이크로 프로세서로 구성되는 입력신호 제어장치와 버퍼동기 및 제어신호를 입력으로 하고 다중접속용 멀티포트램에 접속하여 데이타를 발생할 수 있는 출력신호 어드레스 발생장치 및 멀티프렉스장치로 구성되는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 입력신호 인터페이스장치는 입력신호를 받아 이 신호로부터 클럭신호, 입력동기신호 및 타이밍 신호를 발생하는 시리얼 입력 인터페이스와, 어드레스를 발생할 수 있는 입력신호 어드레스 발생장치와, 입력신호로부터 추출된 시리얼 데이타와 제어신호를 이용하여 직렬/병렬 변환을 하는 시프트레지스터장치로 구성되는 것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  3. 제2항에 있어서, 상기 어드레스 발생장치는 입력신호로부터 클럭과 데이타 동기신호 등의 타이밍 신호를 발생하고, 클럭신호와 데이타 동기신호 등의 타이밍 신호를 이용하여 입력신호 처리용 멀티포트램을 접속하기 위한 어드레스를 발생하는 것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  4. 제2항에 있어서, 상기 직렬/병렬 변환 시프트 레지스터는 입력신호 처리용 멀티포트램의 데이타를 입력신호로부터 추출하고, 상기 입력신호 어드레스 발생장치의 어드레스에 직렬/병렬 시프트 레지스터의 데이타가 동기되어 입력신호 처리용 멀티포트램에 저장되는 기능을 갖는 것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  5. 제1항에 있어서, 상기 입력신호 인터페이스장치는 제어장치를 초기화하는 단계와, 버퍼의 초기화 및 버퍼동기신호에 따라 최초의 데이타버퍼와 어드레스버퍼를 할당하는 단계와, 현재 설정되어 있는 데이타버퍼에 입력신호를 수신하는 단계와, 입력의 한 프레임이 종료되지 않았을때는 입력의 한 프레임이 종료되었는지를 판단하는 단계로 피드백시키는 단계와, 한 프레임이 종료되었을 경우 새로운 데이타버퍼와 어드레스버퍼를 할당하고, 입력신호를 수신하고, 현재의 데이타버퍼에 저장된 데이타를 분석하는 단계와, 현재의 어드레스버퍼에 있는 데이타버퍼의 내용분석에 따라 어드레스를 어드레스버퍼에 기입하는 단계와, 다시 입력의 한 프레임이 종료되었는지를 판단하는 단계로 피드백시키는 단계로 동작이 진행되는 것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  6. 제1항에 있어서, 상기 입력신호 제어장치는 마이크로 프로세서와, 롬 또는 램으로 된 메모리 및 타이머, 인터럽트 등의 주변장치 제어회로의 마이크로 컴퓨터 시스템으로 구성되는 것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  7. 제1항에 또는 제6항에 있어서, 상기 입력신호 제어장치는 다중접속용 멀티포트램에 입력신호 처리용 멀티포트램의 데이타를 지정하는 어드레스를 기입하는 방식으로 입력되어 데이타의 다중화 순서를 임의로 조절할 수 있는 것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  8. 제1항에 있어서, 상기 출력신호 어드레스 발생장치는 입력신호 처리용 멀티포트램으로부터 출력으로 나오는 데이타를 버퍼동기 및 제어신호 등을 이용하여 병렬/직렬 변환을 할 수 있는 시프트 레지스터장치와 버퍼동기 및 제어신호 등을 입력하여 다중접속용 멀티포트램으로 어드레스를 출력하는 출력신호 어드레스 발생장치로 구성되는 것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  9. 제1항에 있어서, 상기 출력신호 어드레스 발생장치로부터 어드레스를 받아 다중접속용 멀티포트램에서 데이타를 출력시키고, 이 데이타를 어드레스로 이용하여 입력신호 처리용 멀티포트램에서 데이타를 발생시키는 것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  10. 제1항에 있어서, 상기 입력신호 처리용 멀티포트램에서 발생되는 데이타와 버퍼동기 및 제어신호를 상기 병렬/직렬 변환 시프트 레지스터에서 입력하여 특정한 구조를 갖는 형태로 다중화된 신호를 출력하는것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  11. 제1항에 있어서, 상기 입력신호 인터페이스장치와 입력신호 제어장치와 입력신호 처리용 멀티포트램과 다중접속용 멀티포트램으로 구성되는 입력신호 처리장치가 열개 병렬로 연결되어 출력신호 발생장치와 병렬/직렬 변환 시프트 레지스터장치에 연결되는 것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  12. 제1항에 있어서, 상기 입력신호 인터페이스장치와 상기 입력신호 제어장치와 상기 입력신호 처리용 멀티포트램으로 구성되는 입력신호 처리장치가 다수개 병렬로 연결되고, 이것이 상기 다중접속용 멀티포트램과 어드레스 발생장치와 병렬/직렬 변환 시프트 레지스터장치에 각각 연결되는 구성을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  13. 제1항,제11항 또는 제12항에 있어서, 상기 다중접속용 멀티포트램에는 다수의 어드레스버퍼가 구비되고, 상기 입력신호 처리용 멀티포램에는 다수의 데이타버퍼가 구비되는 것을 특징으로 하는 다중접속에 의한 신호 다중화 장치.
  14. DS1(또는 DS1E) 신호, 영상신호, 또는 ATM 신호 등을 처리할 수 있는 입력신호 인터페이스장치(11)와, 상기 입력신호 인터페이스장치(11)로부터 데이타를 수신하여 저장할 수 있는 여러개의 포트를 갖는 입력신호 처리용 멀티포트램(12)과 상기 입력신호 처리용 멀티포트램(12)을 제어할 수 있는 입력신호 제어장치(13)와, 상기 입력신호 처리용 멀티포트램(12)과 접속되어 임의의 순서로 데이타를 읽어내어 특정한 구조를 갖는 형태로 다중화할 수 있는 출력신호 어드레스 발생장치 및 멀티프렉스장치(38)와, 상기 출력신호어드레스 발생장치 및 멀티프렉스장치(38)와 여러개의 입력신호 제어장치간에 동시처리를 가능하게 하는 인터페이스장치로 역할하는 다중접속용 멀티포트램(15)과, 상기 입력신호 처리용 멀티포트램(12)과 접속되어 테스트 및 시스팀을 관리하는 기능을 제공하는 테스트 및 중앙처리장치(14)로 구성되는 다중접속에 의한 신호 다중화 장치.
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