KR860001102B1 - 데이타 전송(傳送)장치 - Google Patents

Abstract

내용 없음.

Description

데이타 전송(傳送)장치

제1도는 종래의 데이타 전송장치를 표시한 블럭도.

제2도는 제1도의 로칼스테이숀의 내부 구성을 표시한 블럭도.

제3도는 제1도와 제2도의 동작을 설명하기 위한 데이타 구성을 표시한 개념도.

제4도는 종래의 데이타 전송 장치의 블럭도.

제5도는 제4도에 표시한 루우프 전송로상의 전송신호의 구성도.

제6도는 본 발명의 일실시예에 의한 데이타 전송장치의 로칼스 테이숀의 내부 구성을 표시한 블럭도.

제7도는 본 발명의 일실시예에 의한 데이타 전송장치의 블럭도.

제8도는 제7도에 표시한 루우프 전송장치의 전송신호의 구성도.

제9도 및 제10도는 제7도에 표시한 데이타스테이숀의 상세한 구성을 표시한 블럭도.

제11도는 제7도의 동작을 설명하기 위한 상세도.

* 도면의 주요부분에 대한 부호의 설명

1 : 메인스 테이숀 2, 13, 35 : 루우프 전송로

3a : 아드레스 카운터 3b : 아드레스 세렉터

3c : 데이타 세렉터 3d : 바퍼메모리

3e : 출력바퍼 메모리 4a, 4b, 4c : 로칼스 테이숀

5 : 프로세스 입출력장치 6 : 신호교환기

7 : 타이밍 콘트롤러 8 : 아드레스 메로리

9 : 멀티프렉서 10 : 디멀티프렉서

11 : 데이타 12 : 프로세스 장치

14~17,27~33 : 데이타스 테이숀 18 : 설정표시판

19, 20, 21 : 푸로콘(PRDCON) 22 : 케이블

24, 25, 26 : 센서베이스 27~33 : 데이타스 테이숀

34 : 동기(同期) 스테이숀 36, 43 : 결합유니트

37, 40, 42, 44, 51 : 버스(BUS) 38, 45, 46 : 송신유니트

39, 47, 48 : 수신유니트 41-1~41-n : 입력유니트

60 : 출력메모리 16 : 프로세스입력

62 : 프로세스출력

본 발명은 공통 전송로를 통하여 여러 개의 데이타스 테이숀을 접속한 데이타 전송장치에 관한 것으로, 특히 프로세스 제어장치 등의 데이터를 사이크럭크(cyclic)에 전송하는 데이타 전송장치에 관한 것이다.

프로세스 제어장치에서 사용되는 데이타 전송장치는 프로세스·라인상에 배열된 다수의 센서 등에서 단발적으로 발생하고, 더우기 정보량이 적은 데이터 및 프로세스·라인 제어장치 등에서 출력되는 정보량이 많은 데이타를 고속적이고 능률적으로 전송하는 것이 요청된다.

종래에 상기한 바와 같은 데이터 전송 장치로서는 제1도에 표시하는 바와 같은 메인스 테이숀(1)이 전송로(2)를 경유하여 로칼스 테이숀(4a)(4b)(4c)에 루우프 상태로 접속되어 있다. 그리고 이 메인스 테이숀(1)은 각 로칼스 테이숀(4a)(4b)(4c)에 접속된 프로세스 입출력 장치(5) 사이에서 신호의 수수(授受)를 하게된다.

그리고 상기 로칼스 테이숀(4a)의 내부 구성으로서는 제2도에 표시한 바와 같은 것이 실시되고 있다. 즉 신호변환기(6)는 전송로(2)를 통하여 로오칼스 테이숀(4a)에 입력되는 시리얼(serial) 신호를 패러렐(parallel) 신호로 변환한다.

또한 이 신호변환기(6)는 로칼스 테이숀(4a)의 내부의 파라렐신호를 시리알신호로 변환하여 전송로(2)에 송출한다.

타이밍 콘트롤러(7)은 로칼스 테이숀(4a) 내부의 타이밍을 취하고 아드레스 메모리(8)은 정송로(2)에서의 아드레스 정보를 기억한다. 다시 멀티프렉서(multi plexer)(9)는 입력데이타(61)를 아드레스에 의하여 선택하고, 디멀티푸렉서(10)은 아드레스에 의하여 전송로(2)에서 보내온 데이터를 출력메모리(60)에 배분한다. 이 출력메모리(60)은 프로세스출력(62)를 송출한다.

제3도를 참고로 하여 제1도, 제2도의 종래장치의 동작을 설명한다. 메인스테이숀(1)은 전송로(2)에 의하여 루우프 상태로 접속된 로칼스테이숀(4a)(4b)(4c)를 통하여 푸로세스입출력장치(5)와 신호의 수수를 실시한다.

제3도에 표시한 바와 같이, 메인스테이숀(1)은 데이타를 출력할 경우, 동기를 취하기 위한 동기정보(SYNC) 및 어드레스정보 ADRS와, 그 어드레스에 상당하는 데이타 1-n를 부설하고 전송로(2)를 통하여 로칼스테이숀(4a)에 송신한다.

각 로칼스 테이숀(4a)에서는 동기를 취한 후 각 어드레스에 상당하는 프로세스 입출력장치(5)에 데이타를 출력하면, 이 데이타를 스로트(Slot) DATA1-n에 기입한다. 메인스 테이숀(1)에서는 이보내온 데이타를 해독한다.

이와같이 하여 다음 아드레스 데이타의 송수신을 실시하고 이를 반복하여 모든 데이타의 송수신을 실시한다. 다시 이것을 제2도의 로칼스 테이숀(4a)의 구성을 근거로 하여 기술하면 전송로(2)를 통하여 입력되는 시리얼 신호는 신호변화기(6)에 의하여 패러렐신호로 변환된다. 이때 제3도에 표시한 바와 같이 최초에 보내오는 등기신호 SYNC에 의하여 신호의 동기가 취하여진다.

다음 번의 어드레스신호 ADRS를 어드레스 메모리(8)에 기억시킨다. 그리고 다음 번에 보내오는 데이타 DATA1~n를 출력메모리(60)의 데이타로 한다.

디멀티프렉서(10)와 아드레스 메모리(8)에 기억된 어드레스에 의하여 선택된 해독신호에 의한 어드레스에 의하여 지정된 출력메모리(6)에 데이타를 기입한다. 타이밍콘트롤러(7)은 이때의 타이밍을 콘트로올을 하고, 이출력메모리(6)에 기입된 데이타가 프로세스출력(62)에 보내진다.

다시 전송로(2)는 재차 다음번의 등기신호 SYNC가 송신되어, 어드레스신호, 데이타신호로 이어진다. 이때의 어드레스는 당연히 전회의 어드레스에 대하여 +n가 되고, 데이타는 그 어드레스에 상당하는 데이타가 보내온다. 이런 동작을 반복하여 모든 출력데이타를 로컬스테이숀(4a)-(4c)에 송신한다.

다음, 프로세스 입출력장치(5)에서 보내오는 입력데이타(61)에 대하여 설명하면, 전송로(2)를 경유하여 보내오는 동기신호에 의하여 동기를 취하고 어드레스정보 ADRS를 어드레스 메모리(8)에 기억시킨다.

이 어드레스 ADRS에 의하여 멀티프렉서(9)는 프로세스 입출력장치의 입력데이타(61)를 선택하여 신호변환기(6)에 보낸다. 이 신호변환기(6)는 패러렐신호를 시리얼신호로 변환시켜 제3도의 데이타 DATA1~n의 스로트에 편승한다.

메인스테이숀(1)에서는 이 데이타를 해독한 다음에 어드레스 +n를 하여 다음번 데이타의 해독을 시작한다. 이 동작을 반복하므로서 모든 입력 데이타를 해독하게 되며, 상기동작을 사이크릭하게 실시하므로서 전입출력 데이타의 전송을 하게 된다. 그러나 이와 같은 종래의 장치에서는 다수의 프로세스 입출력장치로 출력될 경우에는 디멀티프렉서(10)를 통하여 출력메모리(6)에 데이타를 기입할 때에 시간이 걸리게 된다.

그러므로 최악의 경우에는 출력메모리(6)에 데이타의 기입이 종료되기 이전에 다음 데이타가 출력되게 된다. 또한 데이타를 입력할 경우에 어드레스를 판별하고서 멀티프렉서(9)를 동작시켜서 입력데이타를 편입하기 때문에 시간적 지연이 생긴다.

그 결과 데이타를 지정된 스로트에 편승시키지 못하는 경우가 생긴다. 이것은 특히 입출력건수가 많아져 어드레스와 데이타를 버스로 하여 긴 거리에 보낼 경우에 문제가 되는 것이다. 또한 종래에 이러한 데이타 전송장치로서 제4도에 도시되는 데이타 전송장치가 제안된 바 있다. 즉 데이타 전송장치(11)는 프로세스제어장치(12)에 관련된 여러 가지 데이타를 전송한다.

이 데이타 전송장치는 루우프 전송로(13)에 의하여 접속된 데이타 스테이숀(14)~(17)과 데이타스 테이숀(14)에 접속된 데이타를 설정 표시하는 설정표시반(18)과 데이타스테이숀(15)~(17)에 접속된 프로세스·라인제어장치(이하 푸로콘이라고 한다)을 구비한다.

푸로콘(19)~(21)은 프로세스 제어장치(12)와 프로세스 제어에 관한 데이타의 수수를 실시한다. 데이타 전송장치 (11)는 다시 설정표시반(18)에 대하여 케이블(22)를 통하여 개별적으로 속접되는 센서·베이스(24)~(26)을 구비한다. 데이타스 테이숀(14)는 루우프 전송로(13)를 통하여 데이타를 전송하기 때문에 제5도에 표시하는 바와 같은 프레임으로 된 전송신호를 생성하는 동기스테이숀의 기능도 구비한다.

각 프레임은 도시한 바와 같이 동기스롯트 SYN 및 데이타 스롯트 SLT1~SLTn가 되어 데이타스 테이숀(14)~(17)에 적당히 배분되어, 데이타 DATA를 전송하기 위한 루우프 전송로(13)에 전송된다. 이와 같은 종래의 데이타 전송장치는 센서베이스를 별개로 설정표시반에 접속하고 있음으로 구성이 복잡하게 되는 결점이 있었다.

그리하여 센서베이스를 루우프 전송로에 접속하면 센서베이스의 정보성질이 전혀 달라지므로 데이타 전송장치의 전송효율은 대폭으로 자하하게 된다. 또한 각 푸로콘은 동일입력신호라 할지라도 신호를 편성하거나 하나의 푸로콘이 편성한 신호를 다른 푸로콘루우프 전송로를 통하여 전송할 필요가 있었다.

그러기 위하여서도 전송효율은 대폭으로 저하되는 결정이 있었다. 본 발명의 목적은 상기한 바와 같은 종래의 결점을 해소하여 고속의 데이타 전송이 가능한 데이타 전송장치를 제공하고저 하는 것이다. 본 발명의 또다른 목적은 정보량이 상이한 장치라 할지라도, 전송효율을 저하시킴없이 모든 공통된 전송로에 접속시키므로서 경제성을 개선할 수 있는 데이타 전송장치를 제공하는 것이다.

제6도는 본 발명의 일실시예를 표시한 것이고, 제2도와 동일부분은 동일부호를 부여 표시하였다. 제6도에 있어서, 어드레스카운터(3a)는 멀티프렉서(9)와 디멀티프렉서(10)의 어드레스를 사이크릭에 스캔(san)시킨다.

어드레스세렉터(3b)는 버퍼메모리(3d)의 어드레스를 절환한다. 데이타 세렉터(3c)는 버퍼메모리(3d)의 입력데이터를 절환한다. 출력버퍼메모리(3e)는 버퍼메모리(3d)의 내용을 출력메모리(3e)에 기억될 때까지 유지한다.

상기와 같은 구성에 있어서, 전송로(3d)를 통하여 시리얼신호로 하여 송달된 신호는 신호변환기(60)에 의하여 패터렐신호로 변환된다. 이때 전송로를 통하여 송달된 동기신호에 의하여 신호의 동기를 취하여 어드레스를 어드레스 메모리(2)에 기억시킨다. 그리고, 이 어드레스 다음에 송달되는 데이타 DATA 1~n를 바퍼 메모리(3d)에 기억시킨다.

이때는 어드레스 세렉터(3b)와 데이타 세렉터(3c)는 타이밍 콘트롤러(7)의 지시에 의하여 어드레스를 어드레레스 메모리(8)에, 데이타 전송로에서 송달된 데이타를 선택하고 있다. 또한 입력데이타도 동일하게 버퍼메모리(3d)의 데이타를 아드레스 세렉터(3b)의 지시에 의하여 해독한다.

그리고 데이타 DATA1~n의 스로트에, 신호변환기(6)에 의하여 시리얼신호로 변환된 신호를 전송로(2)를 통하여 메인스테인숀(1)에 전송한다. 따라서 이경우 신호의 수수는 버퍼메모리(3d)하고만 하여도 되기때문에 고속동작이 가능하게 된다. 또한 버퍼메모리(3d)의 내용은 어드레스 카운터(3a)에 의하여 아드레스가 설정된다.

그리고 프로세스입력(61)의 입력신호는, 동일하게 어드레스 카운터(3a)에 의하여 멀티프레서(9)에서 선택되어, 데이타 세렉터(3c)를 통하여 버퍼메모리(3d)에 기입된다. 이와 같이 다수의 입력데이타를 편입시키기 까지의 시간이 늦어지더라도 버퍼메모리(3d)의 전유(專有)시간은 짧은 시간으로 가능하게 된다.

다음 출력의 경우에는 동일하게 어드레스 카운터(3a)에 의하여 지정된 버퍼메모리(3d)의 내용을 출력메모리(3e)에 기억하고 버퍼메모리(3d)를 개방한다. 출력 버퍼메모리(3e)의 내용은 출력메모리(60)에 보내진다. 그리고 어드레스 카운터(3a)의 어드레스에 의하여 디멀티프렉서(10)에서 선택된 출력메모리(60)에 데이타를 기입하고, 프로세스출력(62)에 신호를 보낸다.

이 경우에도 출력버퍼 메모리(3e)를 동작시킨 후의 동작, 즉 출력메모리(60)을 선택하고 동작시키는 시간이 늦어지더라도 데이타전송의 시간은 늦어지지 않기 때문에 고속의 데이타전송이 가능하게 된다. 단 어드레스 세렉터(3b)와 데이타 세렉터(3c)의 전환은 전송로에 흐르고 있는 신호와동기를 취하여 버퍼메모리(3d)의 신호 및 어드레스가 틀려지지 않게 구성하여야만 한다.

더우기 이 실시예에서는 로칼스테이숀이 3개이지만 수량은 한정되지 않는다. 또한 메인스테이숀(1)과 로칼스테이숀(4a)~(4c)간의 신호수수에 대하여 1 : N의 데이타 전송에 한정하지 않고 N : N의 데이타 전송도 동일하게 적용이 된다.

본 발명의 다른 실시예를 제7도에 의하여 설명한다. 제7도에 있어서 표시설정반(18)에 대응하는 데이타스 테이숀(27), 포로콘(19)~(21)에 대응하여 데이타스 테이숀(28)(30)(32)가 다시 센서베이스(24)~(26)에 대응하여 데이타스 테이숀(29)(31)(33)이 설정되어 있다.

이들 데이타스 테이숀(27)~(33)은 동기 스테이숀(35)와 함께 루우프 전송로(35)에 접속된다. 동기 스테이숀(34)은 제8도에 표시한 바와 같은 프레임으로된 전송신호를 생성하는 기능을 갖고 있다. 즉 이프레임은 동기스로트 SYN와, 아드레스 스로트 ADR와 데이타 전송용스로트 IO₁~IO_m(단, m는 1,2,3……내의 어느 것으로는 이 실시예에서는 3으로 한다)로 구성된다.

제9도서 데이타 스테이숀(29)의 구성을 표시하는 블럭도록서 다른 데이타 스테이숀(31)(33)도 동일한 구성이다. 결합 유니트(36)은 루우프 전송로와 직열접속됨과 동시에 또한 버스(37)를 통하여 송신 유니트(38) 및 수신유니트(39)에 접속된다. 이 송신유니트(38)은 버스(40) 및 입력유니트 41₁~41_n를 각각 통하여 센서 베이스(24)에 접속되어 있다.

제10도는 데이타 스테이숀(30)의 구성을 표시한 블럭도로서, 데이타 스테이숀(28)(32)도 같은 구성이다. 제10도에 있어서 결합유니트(43)은 루우프 전송로(35)와 직열 접속되며, 한편 버스(44)를 통하여 송신유니트(45)(46)와 수신유니트(47)(48)은 버스(51)를 통하여 푸로콘(20)에 각각 접속된다.

송신유니트(45)(46)은 데이타 메모리를 보유하고, 송신할 때에 이 데이타 메모리를 전송로(35)의 어드레스에 따라서 스캐닝하여 해독한 데이타를 버스(44)에 출력한다. 수신유니트(47)는 프로세스입력 유니트군(群)의 사상(寫像)이 메이지 메모리를 갖이며, 수신유니트군의 사상이 메이지를 갖고 있다. 제11도는 본 발명에 의한 데이타 전송장치의 동작을 설명하기 위하여 상기설명을 1개의 도면으로 집약한 블럭도이다.

제8도에 표시된 바와 같은 어느 프레임의 어드레스스로트가 그 어드레스를 갖는 데이타스테이숀에 송달되면, 그 데이타스테이숀은 데이타스로트 IO₁~IO_n에 데이타를 편승시켜, 각 스테이숀은 그 내용을 편입하거나 또는 출력한다. 즉 제11도에 있어서, 데이타스테이숀(28)(30)은 푸로콘에 접속되고 또한 데이타스테이숀(29)(31)에 접속된다.

데이타 테이숀(28)의 송신유니트 중의 43₁의 데이타는 지정된 데이타스로트에 편승하고 전송로를 경유하여 센서베이스(24)에 출력된다. 또한 데이타 스테이숀(30)의 송신유니트(45)중의 43-2의 데이타도 동일한 방식으로 센서베이스(24)에 출력된다.

또한 센서베이스(24)의 입력 41-1은 전송로를 경유하여 데이타 스테이숀(28)(30)의 수신유니트(47) 중의 데이타 메모리에 입력된다. 이와 같이 하여 푸로콘의 출력은 센서베이스에 출력되어 센서베이스이 입력은 푸로콘에 편입된다.

다시 같은 경로를 통하여 데이타 스테이숀(28)의 송신유니트(46) 중의 데이타는 데이타 스테이숀(28)(30)의 수신유니트(48)에도 기입되기 때문에 데이타스테이숀의 출력이 다른 데이타스테이숀에서 입력되게 되어서 푸로콘상호간의 데이타수수가 실시되는 것이다. 더우기 전기 실시예에서는 푸로콘에 접속하는 데이타 스테이숀의 수를 2또는 3개로 된 것에 대하여 설명하였으나 갯수는 구성에 따라서 적당하게 설정할 수 있는 것이다.

상기 실시예에서는 푸로콘에 접속하는 데이타 스테이숀의 송신유니트를 센서베이스용과 푸로콘용으로 분리하여 기재하였으나 센서베이스용 또는 푸로콘용만을 사용하여 쌍방울 공용하는 것도 가능한 한 것이다. 상술한 바와 같이 본 발명은 사이크릭에 프로콘에서 센서베이스로 출력하고, 또한 센서베이스에서 푸로콘으로 입력하는 신호상에 푸로콘간의 데이타를 편승시켜 송수신하도록 구성하였다. 따라서 전송효율이 양호하며, 대량의 데이타를 전송할 수 있으며, 여러 가지 성질의 데이타를 보유하는 프로세스 장치의 데이타를 간단한 구성으로 전송할 수 있는 것이다.

Claims (6)

1. 루우프 전송로(35)에 의하여 접속된 여러 개의 데이타 스테이숀(27-34)과 전기데이타 스테이숀의 적어도 1개에 접속되어서 데이타를 설정 표시하는 설정표시반(18)과, 데이타스테이숀(28,30,32)에 각각 접속된 프로세스라인 제어장치(19,20,21)와, 이설정표시반(18)과 접속된 데이타스테이숀(27)과, 프로세스라인 제어장치(19,20,21)와 접속된 데이타스테이숀(28,30,32)과의 사이에 설정된 동기스테이숀(34)과, 이데이타스테이숀(29,31,33)과 프로세스 제어장치(12) 사이에 설정된 센서베이스(24,25,26)로 구성된 데이타 전송장치.
2. 제1항에 있어서, 동기 스테이숀(34)은 동기 스로트(SYN), 어드레스 스로트(ADR) 및 데이타 전송용 스로트(IO₁…IO_n)로된 전송신호를 생성하는 데이타 전송장치.
3. 제1항에 있어서, 각 데이타스테이숀(29)은 루우프 전송로(35)에 직열로 설정된 결합유니트(36)와, 이 결합유니트(36)와 버스(37)를 통하여 각각 접속된 송신 및 수신유니트(38,39)와, 이 송신유니트(38)와 센서베이스(24) 사이에 설정된 입력유니트(41-1…41-n)와, 상기 수신유니트(39)와 상기 센서베이스(24)사이에 설정된 전송유니트(43-1…43-n)로 구성된 데이타 전송장치.
4. 제1항에 있어서, 데이타스테이숀(30)은 루우프 전송로(35)에 직열로 접속된 결합유니트(43)와, 이 결합유니트와 프로세스라인 제어장치(20) 사이에 각각 버스(44,51)를 통하여 접속된 송신유니트(45,46)와 수신유니트(47,48)로 구성된 데이타 전송장치.
5. 제1항에 있어서, 데이타스테이숀 내부에서 입출력신호를 1회 바퍼메모리(3d)에 기억시켜서 전송로(2)와 이 버퍼메모리를 통하여 신호의 수수를 실시하는 데이타 전송장치.
6. 제5항에 있어서, 멀티프렉서(9)와 디멀티프렉서(10)의 어드레스를 사이크릭에 스캔하는 어드레스카운터(3a)와, 이 어드레스카운터의 출력신호가 입력되는 어드레스세렉터(3b)와, 이 어드레스세렉터에 의하여 어드레스가 변환되는 버퍼메모리(3d)와, 이 버퍼메모리의 입력데이타를 변환하는 데이타세렉터(3c)와, 상기 버퍼메모리의 내용을 출력메모리(60)에 기억될 때까지 보유하는 출력 버퍼메모리(3e)로 구성된 데이타 전송장치.

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