JP2527994B2

JP2527994B2 - 通話路導通試験方式

Info

Publication number: JP2527994B2
Application number: JP63238880A
Authority: JP
Inventors: 正貴酒井; 雅美村山; 美治加藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-26
Filing date: 1988-09-26
Publication date: 1996-08-28
Anticipated expiration: 2011-08-28
Also published as: JPH0287793A

Description

【発明の詳細な説明】〔概要〕１段の時間スイッチからなる時分割通話路の導通試験
を行う通話路導通試験方式に関し、総ての通話路の導通試験を可能とすることを目的と
し、制御メモリによって制御される１段の時間スイッチに
より、入力内部ハイウェイと出力内部ハイウェイとの間
のタイムスロットの交換を行う時分割通話路に、前記出
力内部ハイウェイから前記入力内部ハイウェイにデータ
を折返すループバックユニットを設け、前記入力内部ハ
イウェイの所定のタイムスロットに挿入された試験デー
タを、前記出力内部ハイウェイから前記ループバックユ
ニットにより折返して、前記入力内部ハイウェイの任意
のタイムスロットに挿入し、前記時分割通話路の導通試
験を行うように構成した。

〔産業上の利用分野〕

本発明は、１段の時間スイッチからなる時分割通話路
の導通試験を行う通話路導通試験方式に関するものであ
る。

時間スイッチと空間スイッチとの組合せにより時分割
通話路を構成するのが一般的であるが、時間スイッチの
みにより時分割通話路を構成した最も簡単な構成も知ら
れている。このような最も簡単な構成の時分割通話路に
於いても、確実にタイムスロットの交換が可能か否かを
試験する導通試験を行うことが要望されている。

〔従来の技術〕

１段の時間スイッチからなる最も簡単な構成の時分割
通話路は、従来、例えば、第５図に示す構成を有し、31
はマルチプレクサ、32は送信信号メモリ（SDM）、33は
入力内部ハイウェイ、34は時間スイッチ（TSW）、35は
制御メモリ（CM）、36は出力内部ハイウェイ、37はデマ
ルプレクサ、38は受信信号メモリ（SCM）、39は共通バ
ス、40は信号分配受信装置（SDR）、41は中央制御装置
（CC）である。

マルチプレクサ31は、それぞれ加入者端末等が接続さ
れた複数のハイウェイと送信信号メモリ32とからのデー
タを多重化し、この多重化データを入力内部ハイウェイ
33を介して時間スイッチ34に入力する。時間スイッチ34
は、例えば、シーケンシャルライト・ランダムリードの
制御により、入力内部ハイウェイ33と出力内部ハイウェ
イ36との間のタイムスロットの交換を行うものであり、
シーケンシャルライトの制御は、図示を省略したカウン
タ等により行われ、ランダムリードの制御は、制御メモ
リ35に書込まれた制御データ（読出アドレス）によって
行われる。又時間スイッチ34から出力内部ハイウェイ36
に読出された多重化データは、複数のハイウェイ及び受
信信号メモリ38に対してデマルチプレクサ37により分離
されて送出される。

送信信号メモリ32と制御メモリ35とに対して、中央制
御装置41から信号分配受信装置40を介してデータの書込
みが行われ、又受信信号メモリ38に加えられたデータ
は、信号分配受信装置40を介して中央制御装置41に転送
される。

例えば、マルチプレクサ31に入力されるハイウェイ
が、第６図に示すように、HW0〜HW7の８本で、各ハイウ
ェイHW0〜HW7の１フレームのタイムスロットが128の場
合、入力内部ハイウェイ33では、1024タイムスロットと
なる。その場合の時間スイッチ34のアドレスは０〜1023
となり、このアドレス０〜1023と各ハイウェイHW0〜HW7
のタイムスロットとの関係を、アドレス０〜1023を基に
図示している。例えば、ハイウェイHW0のタイムスロッ
トのデータは、時間スイッチ34のアドレス0,8,16,・・
・1015に書込まれることになる。

送信信号メモリ32からのデータがハイウェイHW7によ
りマルチプレクサ31に加えられる場合、時間スイッチ34
にはシーケンシャルライトの制御によって書込まれるか
ら、そのアドレスは斜線を施して示すように、固定的
に、7,15,23,・・・1023となる。そして、ランダムリー
ドの制御によって読出されるから、出力内部ハイウェイ
36の任意のタイムスロットに読出すことができる。従っ
て、送信信号メモリ32の所定のアドレスに書込まれたダ
イヤルトーンやビジートーン等を、所定の加入者端末に
送出することができる。

又デマルチプレクサ37により分離されたハイウェイHW
7のデータを受信信号メモリ38に加える構成の場合、ハ
イウェイHW7に割当てられたタイミングに於いて、制御
メモリ35からの制御データ（読出アドレス）に従って時
間スイッチ34からデータを読出すことになる。従って、
受信信号メモリ38を介して加入者からのPB信号等を中央
制御装置41に転送することができる。

〔発明が解決しようとする課題〕

１段の時間スイッチ34からなる時分割通話路の導通試
験を行う場合、送信信号メモリ32の所定のアドレスに試
験データが書込まれ、他のハイウェイHW0〜HW6のデータ
と共にマルチプレクサ31により多重化され、入力内部ハ
イウェイ33を介して時間スイッチ34に加えられ、シーケ
ンシャルライトの制御により書込まれる。そして、この
試験データをランダムリードの制御により読出して、受
信信号メモリ38に転送し、受信信号メモリ38から信号分
配受信装置40を介して中央制御装置41に転送し、試験デ
ータが正しく受信できた時に、時分割通話路は正常と判
断される。

しかし、試験データをハイウェイHW7を介して加える
ことにより、時間スイッチ34にはこのハイウェイHW7対
応の7,15,23,・・・等の特定のアドレスに対してのみ書
込まれることになり、又受信信号メモリ38に試験データ
を読出して転送する為に、特定のタイムスロットに於い
てのみ試験データを読出すことになる。従って、総ての
通話路を試験することができないものであった。

又ランダムライト・シーケンシャルリードの制御によ
り時間スイッチ34にデータ書込み且つ読出す場合も、シ
ーケンシャルリードによって試験データを読出して、受
信信号メモリ38に転送できるできる時間スイッチ34のア
ドレスに、試験データを書込む必要があるから、結局、
特定のアドレスに試験データを書込まなければならない
ことになる。即ち、１段の時間スイッチ34により構成さ
れる時分割通話路に於いては、総ての通話路の試験を行
うことができないものであった。

本発明は、総ての通話路の導通試験を可能とすること
を目的とするものである。

〔課題を解決するための手段〕本発明の通話路導通試験方式は、時間スイッチにルー
プバックユニットを設けて、総ての通話路の導通試験を
行うものであり、第１図を参照して説明する。

制御メモリ２によって制御される１段の時間スイッチ
１により、入力内部ハイウェイ４と出力内部ハイウェイ
３との間のタイムスロットの交換を行う時分割通話路
に、出力内部ハイウェイ３から入力内部ハイウェイ４に
データを折返すループバックユニット５を設けて、入力
内側ハイウェイ４の所定のタイムスロットに挿入された
試験データを、時間スイッチ１を介して出力内部ハイウ
ェイ３の任意のタイムスロットに出力してループバック
ユニット５に入力し、その試験データをループバックユ
ニット５から入力内部ハイウェイ４の任意のタイムスロ
ットに挿入して時間スイッチ１に入力し、この時間スイ
ッチ１から出力内部ハイウェイ３の所定のタイムスロッ
トに出力し、試験データにより時分割通話路の導通試験
を行うものである。

〔作用〕

入力内部ハイウェイ４の所定のタイムスロットに挿入
された試験データは、時間スイッチ１により出力内部ハ
イウェイ３から試験データを抽出する為のタイムスロッ
トと異なるタイムスロットに交換され、ループバックユ
ニット５により入力内部ハイウェイ４に折返されて、最
初に試験データを挿入した所定のタイムスロットと異な
るタイムスロットに挿入される。そして、時間スイッチ
１により出力内部ハイウェイ３から試験データを抽出す
る為のタイムスロットに交換される。

従って、入力内部ハイウェイ４の所定のタイムスロッ
トに挿入された試験データは、出力内部ハイウェイ３か
ら折返され、入力内部ハイウェイ４の任意のタイムスロ
ットに挿入され、出力内部ハイウェイ３の所定のタイム
スロットに交換されることになり、総ての通話路の導通
試験を行うことができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説
明する。

第２図は本発明の実施例のブロック図である。同図に
於いて、11はマルチプレクサ、12は送信信号メモリ（SD
M）、13は入力内部ハイウェイ、14は時間スイッチ（TS
W）、15は制御メモリ（CM）、16は出力内部ハイウェ
イ、17はデマルチプレクサ、18は受信信号メモリ（SC
M）、19はループパックユニット（LBU）、20はセレクタ
（SEL）である。又HW0〜HW7はハイウェイ、CLKはクロッ
ク信号、FCK（ｏ）は出力フレーム信号、FCK（ｉ）は入
力フレーム信号、SCは選択制御信号を示す。

マルチプレクサ11は、前述の従来例と同様に８本のハ
イウェイHW0〜HW7からのデータを直列並列変換すると共
に多重化するもので、各ハイウェイHW0〜HW7は、例え
ば、１フレームが128タイムスロットからなり、１タイ
ムスロットは64Kb/sの速度の８ビット直列のデータが挿
入され、直列並列変換により１タイムスロットは８ビッ
ト並列のデータが挿入されることになり、且つ多重化に
より１フレームは1024タイムスロットとなる。

時間スイッチ14は、入力内部ハイウェイ13を1024タイ
ムスロットに対応したアドレスを有し、クロック信号CL
Kや入力フレーム信号FCK（ｉ）等と共に、図示を省略し
たカウンタ等からの書込アドレスが加えられて、シーケ
ンシャルライトの制御によって多重化データが書込まれ
る。又クロック信号CLKと出力フレーム信号FCK（ｏ）と
に従って制御メモリ15から読出された制御データ（読出
アドレスRA）によるランダムリードの制御によって時間
スイッチ14からデータが読出され、出力内部ハイウェイ
16介してデマルチプレクサ17及びループバックユニット
19に加えられる。

制御メモリ15は、制御データとして、時間スイッチ14
の読出アドレスRAと、その読出アドレスRAにより時間ス
イッチ14から読出したデータをループバックする否かを
決めるループバック信号LP（１ビット）とを格納し、出
力フレーム信号FCK（ｏ）とクロック信号CLKとに同期し
て制御データが読出される。この制御データは中央制御
装置（図示を省略）から書込まれる。

デマルチプレクサ17は、出力内部ハイウェイ16の１フ
レーム1024タイムスロットの多重化データをハイウェイ
HW0〜HW7に分離するもので、ハイウェイHW7により受信
信号メモリ18が接続されている。

又ループバックユニット19は、クロックCLKと出力フ
レーム信号FCK（ｏ）と入力フレーム信号FCK（ｉ）と制
御メモリ15からの制御データとしてのループバック信号
LPとが加えられ、出力内部ハイウェイ16の多重化データ
を折返し、セレクタ20を制御して入力内部ハイウェイ13
の任意のタイムスロットに試験データを挿入するもので
ある。

このループバックユニット19は、第３図に示す構成を
有するもので、21はバッファメモリ、22,23はフリップ
フロップ、24はナンド回路、25,26はカウンタ、27は比
較回路である。バッファメモリ21は、クロック端子CKに
ナンド回路24の出力信号が加えられたタイミングに於け
る出力内部ハイウェイ16のタイムスロットのデータをセ
ットし、そのデータをセレクタ20に加えるものである。

又フリップフロップ22は、クロック端子CKにクロック
信号CLKが加えられ、データ端子Ｄにループバック信号L
Pが加えられた時に、出力端子Ｑが“1"となり、ナンド
回路24を介してクロック信号CLKがバッファメモリ21の
クロック端子CKに加えらえる。

又カウンタ25,26は、10ビット構成であり、出力フレ
ーム信号FCK（ｏ）と入力フレーム信号FCK（ｉ）とに同
期した出力内部ハイウェイ16と入力内部ハイウェイ13と
の2¹⁰＝1024のタイムスロットを示すものとなる。又フ
リップフロップ23は、データ端子Ｄにカウンタ25のカウ
ント内部が加えられ、又クロック端子CKにナンド回路24
の出力信号が加えられて、バッファメモリ21にセットし
たデータのタイムスロット番号をラッチすることにな
る。

比較回路27は、入力フレーム信号FCK（ｉ）に同期し
たカウンタ26のカウント内容、即ち、入力内部ハイウェ
イ13のタイムスロット番号と、フリップフロップ23にセ
ットされた出力内部ハイウェイ16のタイムスロット番号
とを比較し、同一タイムスロット番号の時の選択制御信
号SCをセレクタ20に加える。それによってセレクタ20
は、ループバックユニット19のバッファメモリ21からの
データを選択して入力内部ハイウェイ13のタイムスロッ
トに挿入する。

第４図は本発明の実施例の動作説明図であり、（ａ）
はクロック信号CLK、（ｂ）は入力内部ハイウェイ13の
０〜1023のタイムスロット番号、（ｃ）は制御メモリ15
から読出された制御データの読出アドレスRA、（ｄ）は
出力内部ハイウェイ16の０〜1023のタイムスロット番
号、（ｅ）は制御メモリ15から読出された制御データの
ループバック信号LP、（ｆ）は１ビット遅延させたルー
プバック信号LP、（ｇ）はナンド回路24の出力信号であ
る。

又（ｈ）はループバックユニット19のバッファメモリ
21からセレクタ20に加えられる試験データ、（ｉ）は入
力フレーム信号FCK（ｉ）、（ｊ）はカウンタ26のカウ
ント内容（入力内部ハイウェイ13のタイムスロット番
号）、（ｋ）は出力フレーム信号FCK（ｏ）、（１）は
カウンタ25のカウント内容（出力内部ハイウェイ16のタ
イムスロット番号）、（ｍ）はフリップフロップ23にセ
ットされたカウンタ25のカウント内容（ループバック信
号LPに基づいてラッチされた出力内部ハイウェイ16のタ
イムスロット番号）、（ｎ）は選択制御信号SC、（ｏ）
はセレクタ20から時間スイッチ14に入力される入力内部
ハイウェイのタイムスロット番号を示す。

送信信号メモリ12からハイウェイHW7の或るタイムス
ロットに挿入された試験データは、マルチプレクサ11に
より多重化されて、入力内部ハイウェイ13からセレクタ
20に加えられ、セレクタ20を介してハイウェイHW7に対
応した時間スイッチ14のアドレス７に書込まれ、時刻t0
に、制御メモリ15から読出された制御データの読出アド
レスRAは７、ループバック信号LPは、（ｅ）に示すよう
に、“1"となったとすると、時間スイッチ14のアドレス
７から試験データが読出され、（ｄ）に示すように、出
力内部ハイウェイ16のタイムスロット番号０に送出され
る。

又ループバック信号LPは、時間スイッチ14に加えられ
る読出アドレスRAに比較して、（ａ）に示すクロック信
号CLKの１パルス分早くループバックユニット19に加え
られるので、（ｆ）に示すように、フリップフロップ22
により１パルス分遅延させる。それによって、時刻t1に
ナンド回路24の出力信号が（ｇ）に示すように“0"とな
り、時刻t2に於ける立上りによりバッファメモリ21に
（ｄ）に示す出力内部ハイウェイ16のタイムスロット番
号０のデータ（ｄ）０が（ｈ）に示すようにラッチされ
る。

又カウンタ25は、（ｋ）に示す出力フレーム信号FCK
（ｏ）によりリセットされてクロック信号CLKをカウン
トアップするものであり、そのカウント内容の出力内部
ハイウェイ16のタイムスロット番号は（１）に示すもの
となる。従って、ナンド回路24の“1"の出力信号の立上
りにより、（１）に示すカウンタ25のカウント内容の出
力内部ハイウェイ16のタイムスロット番号０が、フリッ
プフロップ23に、（ｍ）の（１）０で示すようにラッチ
される。

カウンタ26は、時刻t3の入力フレーム信号FCK（ｉ）
によりリセットされ、クロック信号CLKをカウントアッ
プするものであり、そのカウント内容、即ち、入力内部
ハイウェイ13のタイムスロット番号は（ｊ）に示すもの
となり、このタイムスロット番号とフリップフロップ23
にラッチされたタイムスロット番号とが比較回路27によ
り比較される。

時刻t4に於いて、カウンタ25のカウント内容は５であ
るが、カウンタ26のタウント内容が０となるから、比較
回路27から比較一致を示す選択制御信号SCが（ｎ）に示
すように“1"として出力され、セレクタ20に於いては、
この選択制御信号SCによりバッファメモリ21にラッチさ
れた試験データ（ｄ）０を、入力内部ハイウェイ13のタ
イムスロット番号０に、（ｏ）に示すように挿入するこ
とになる。

時間スイッチ14のアドレス７に最初に書込まれた試験
データは、出力内部ハイウェイ16のタイムスロット番号
０に読出され、ループバックユニット19により折返され
て、入力内部ハイウェイ13のタイムスロット番号０に挿
入され、それによって、時間スイッチ14のアドレス０に
書込まれることになる。そして、受信信号メモリ18に転
送する為の出力内部ハイウェイ16の所定のタイムスロッ
ト番号となるように、時間スイッチ14から読出すことに
なる。従って、試験データを折返して入力内部ハイウェ
イ13の任意のタイムスロットに挿入することにより、時
間スイッチ14の任意のアドレスに書込むことができるか
ら、総ての通話路の導通試験を行うことが可能となる。

前述の実施例に於いて、内部ハイウェイの多重度等は
更に大きくすることも可能であり、又ループバックユニ
ット19の制御論理回路は、出力内部ハイウェイ16の任意
のタイムスロットのデータを折返して入力内部ハイウェ
イ13のタイムスロットに挿入し得る構成であれば、種々
付加変更することができるものである。

〔発明の効果〕

以上説明したように、本発明は、１段の時間スイッチ
１からなる時分割通話路に於いて、ループバックユニッ
ト５を設け、出力内部ハイウェイ３から入力内部ハイウ
ェイ４の任意のタイムスロットに試験データを折返して
挿入するものであり、１段の簡単な構成の時間スイッチ
１を用いた時分割通話路に於いても、比較的簡単な構成
のループバックユニット５を設けるだけで、総ての通話
路の導通試験を行うことができるから、時分割通話路の
信頼性を向上することができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図はループバックユニットの要部ブ
ロック図、第４図は本発明の実施例の動作説明図、第５
図は従来例のブロック図、第６図は時間スイッチの説明
図である。１は時間スイッチ、２は制御メモリ、３は出力内部ハイ
ウェイ、４は入力内部ハイウェイ、５はループバックユ
ニットである。

Claims

(57)【特許請求の範囲】

【請求項１】制御メモリ（２）によって制御される１段
の時間スイッチ（１）により、入力内部ハイウェイ
（４）と出力内部ハイウェイ（３）との間のタイムスロ
ットの交換を行う時分割通話路に、前記出力内部ハイウ
ェイ（３）から前記入力内部ハイウェイ（４）にデータ
を折返すループバックユニット（５）を設け、前記入力内部ハイウェイ（４）の所定のタイムスロット
に試験データを挿入し、該試験データを前記時間スイッ
チ（１）を介して前記出力内部ハイウェイ（３）の任意
のタイムスロットに出力して前記ループバックユニット
（５）に入力し、前記試験データを前記ループバックユ
ニット（５）から前記入力内部ハイウェイ（４）の任意
のタイムスロットに挿入して前記時間スイッチ（１）に
入力し、該時間スイッチ（１）から前記出力内部ハイウ
ェイ（３）の所定のタイムスロットに出力し、前記試験
データにより前記時分割通話路の導通試験を行うことを特徴とする通話路導通試験方法。