KR890000843B1 - 타임 스위치의 인워드 동작회로 - Google Patents

타임 스위치의 인워드 동작회로 Download PDF

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삼성전자 주식회사
안시환
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Abstract

내용 없음.

Description

타임 스위치의 인워드 동작회로
제1도는 종래의 타임 스위치의 회로도.
제2도는 종래의 매트릭스 방식의 접속도.
제3도는 본 발명에 의한 타임 스위치의 회로도.
제4도는 제3도의 서입 타이밍도.
제5도는 제3도의 독출 타이밍도.
제6도는 제3도의 본 발명에 따른 타임 스위치를 타 보오드와 접속한 내부 동작 방식도.
제7도는 본 발명의 동작 설명도.
* 도면의 주요부분에 대한 부호의 설명
30 : 제1스피치 메모리 31 : 제2스피치 메모리
32 : 제1멀티플랙서 40 : 제1카운터
41 : 래치회로 34 : 제어 메모리
35 : 제3멀티플랙서 42 : 제2카운터
43 : 제2멀티플랙서
본 발명은 타임 스위치의 인워드(Inword) 동작회로에 관한 것으로 특히 PCM 방식의 CODEC을 사용하는 교환기에서 한장의 보오드(Board)상에 2개의 스피치 메모리(Speech Memory)와 제어 메모리를 내장한 타임스위치의 회로와 회선용량을 늘이는 타임 스위치회로에 관한 것이다.
일반적으로 디지탈 교환기에 있어서는 가입자들간의 음성 데이터 또는 상기 교환기에 접속되는 각종 단말기기들간의 데이터의 교환이 이루어지게 하는 타임 스위치 (time Switch)를 내장하고 있다. 통상적으로 이 타임 스위치는 디지탈 교환기의 교환부분으로서 음성 데이터 또는 단말기기들로부터 오는 데이터를 저장하는 스피치 메모리와 통화로를 제어하는 제어 메모리로 구성되어 있고 입출력으로 송신 하이웨이 (High Way)와 수신 하이웨이를 갖고 있다. 또한 1보오드(Board)에는 1개의 스피치 메모리와 제어 메모리가 내장되어 있는 것이 통상적이다.
또한 데이터를 싣고 있는 1프레임에는 통상 32채널로 구성되며 1채널당 8비트의 데이터를 싣고 있다.
따라서 부 하이웨이(Subhighway)는 32명의 가입자의 데이터가 입출력되게 되며 상기와 같은 1보오드에 대한 가입자수로 계산하면 256 가입자가 되고 1보오드만으로는 256가입자의 교환이 이루어지게 된다. 한편 2장의 보오드를 사용한다면 256× 256 가입자간의 교환을 할 수 있게 된다.
이와 같이 데이터간의 교환이 이루어지는 디지탈 교환기의 타임 스위치로 종래에 사용하여 왔던 회로 구성을 제 1에 도시한 바와 같다. 가입자로부터 도시하지 않은 CODEC을 거쳐 나오는 직렬 8비트의 데이터는 송신 하이웨이(16A-l6H)중 어느 하나 예를 들면 상기 가입자가 할당된 채널이 있는 부 하이웨이(Subhighway)(16A)를 직렬-병렬 시프트레지스터(10A)에서 병렬 8비트의 데이터로 바뀌어지고 래치회로 ( 11A) 및 하이웨이(36)를 통해 타임 스위치(TSW)로 입력하여 스피치 메모리(12)의 자기 고유 어드레스에 기억되며 타 가입자의 채널에서 도시하지 않은 중앙처리장치의 통제를 받는 제어 메모리(13)에 기억된 상기 고유 어드레스로 스피치 메모리(12)에 기억된 상기 가입자의 데이터를 독출하여 수신 하이웨이(37)로 출력하고 래치회로(14A )를 통해 병렬 데이터를 직렬 데이터로 다시 변환하는 병렬-직렬 시프트레지스터 (15 A) 및 수신 부 하이웨이(17A)을 통해 타 가입자의 CODEC으로 입력하는 구성으로 되어 있었다.
제1도에 도시한 송신쪽의 직렬-병렬 시프트레지스터(10A-10H)와 래치회로 (11A-11H) 및 수신쪽의 래치회로(14A-l4H)와 병렬-직렬 시프트레지스터(15A-15H)는 통상 8개의 부 하이웨이(16A-l6H 또는 17A-l7H)의 각 부 하이웨이마다 상기 시프트레지스터와 래치회로가 접속되고 이 각 회로들은 도시하지 않은 디코우더에 의해 상기 래치회로(11A-11H)(14A-14H)를 인에이블시킴으로써 멀티플랙싱을 함으로써 순차적으로 부 하이웨이(16A-l6H)의 데이터가 하이웨이(36)로 출력하고 하이웨이(37)상의 데이터를 디멀티플랙싱을 함으로써 부 하이웨이(17A-17H)상으로 순차적으로 출력하게 구성되어 있었다. 따라서 직렬-병렬 시프트레지스터(10A-10H)와 래치회로(11A-11H)로 구성된 부분은 멀티 플랙서(MUX)가 되며 래치회로 (14A-14H)와 병렬-직렬 시프트레지스터(15A-15H)로 구성된 부분은 디멀티플랙서(DMUX)가 된다. 따라서 256가입자만의 데이터 교환이 이루어진다면 제1도에 도시한 한개의 타임 스위치(TSW)를 내장한 1보오드가 필요하게 된다. 이와 같은 동일 보오드에서 교환이 이루어지는 방식은 송신 부 하이웨이(16A)의 1채널의 가입자와 송신 부 하이웨이(16H)의 32채널 가입자간의 통신이 이루어진다 가정하면 제1프레임의 1채널에 실려있는 데이터와 32채널에 실려있는 데이터가 스피치 메모리(12)의 자기의 고유 어드레스에 각각 기억이 됨과 동시에 제어 메모리(13)에는 상대방의 스피치 메모리 (12)의 고유 어드레스(상기 1채널에서는 상기 32채널의 고유 어드레스, 상기 32채널에서는 상기 1채널 및 고유 어드레스)가 중앙처리장치(도시하지 않았음)의 제어로 기억이 된다. 제2프레임의 1채널에서는 제어 메모리(13)에 기억된 내용 즉 상대방(32채널 가입자)의 고유 어드레스를 스피치 메모리(12)의 어드레스로 입력하여 상기 스피치 메모리(12)에 제1프레임에서 기억된 데이터를 읽어 하이웨이(37)로 독출하고 수신 부 하이웨이(17A)를 통해 1채널의 가입자가 상기 데이터를 수신하게 된다.
제2프레임의 32채널도 마찬가지 방법으로 제어 메모리(13)에 기억된 상대방(1채널 가입자)의 고유 어드레스에 의해 스피치 메모리(12)에 기억된 상대방 데이터를 읽어 수신하게 된다.
상술한 바와 같이 1개의 스피치 메모리와 1개의 제어 메모리를 사용하여 데이터의 교환이 있기 위해서는 적어도 2프레임의 시간 소모가 있게 된다.
제2도는 종래의 256×256의 교환에 사용된 마트릭스(Matrix) 방식의 접속도를 나타낸 도면으로서 2보오드간의 교환을 하기 위해 사용해 왔던 방식을 예시한 도면이다.
제2도에서 알 수 있는 바와 같이 4개의 타임 스위치가 필요함을 알 수 있고 예를 들어 A 보오드인 송신 하이웨이(20A)상의 가입자와 B보오드인 송신 하이웨이 (2 0B)상의 가입자간에 교환이 이루어지기 위해서는 타임스위치 TSW1과 TSW4간의 교환과 타임 스위치 TSW3와 TSW2간의 교환이 이루어지지 않으면 안된다. 따라서 이와 같은 교환 방식에 있어서는 전술한 바와 같이 한개의 타임 스위치마다 2프레임의 시간지연을 고려한다면 전체적으로 4프레임의 시간지연의 결과를 초래하게 된다. 따라서 고속을 요구하는 데이터 교환기에 있어서는 채용하기 어려운 문제점을 갖게 되었다. 또한 타임 스위치 TSW1과 TSW4 및 타임 스위치 TSW3와 TSW2간의 데이터 교환이 이루어지게 하기 위해 타임 스위치 TSW1과 TSW2에서 출력하는 8개의 데이터선을 2등분하여 4개의 데이터선이 각각 타임 스위치 TSW2와 TSW4로 입력하게 하여 사용함으로써 통화로의 선택제어를 타임 스위치에 내장된 제어 메모리가 제어를 해주지 않으면 안되고 이를 위한 소프트웨어가 복잡한 문제점으로 되어왔다.
따라서 본 발명의 목적은 타 보오드간의 데이터 교환시 내부 동작 방식의 타임 스위치 회로를 제공함에 있다.
본 발명의 또 다른 목적은 데이터 교환시 시간지연을 절감할 수 있는 타임 스위치회로를 제공함에 있다.
본 발명의 또 다른 목적은 내부 동작방식을 채용함으로써 소프트웨어적 라우팅 (roting)이 필요없고 스위칭 속도가 빠른 타임 스위치회로를 제공함에 있다.
따라서 상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 각각의 타임 스위치에 2개의 스피치 메모리와 1개의 제어 메모리를 설치하여 데이터 교환이 병렬적으로 일어나게 함으로써 교환 스위칭 속도를 향상시킬 수 있고 제어 메모리의 제어 소프트웨어가 간단해지는 내부 동작방식의 타임 스위치회로를 제공함을 특징 으로 한다.
이하 본 발명을 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 한장의 보오드에 내장되는 내부 동작 타임 스위치의 회로도로서 송신 하이웨이(36)로 입력하는 자기 보오드 가입자의 데이터를 기억하는 제1스피치 메모리(30)와 타 보오드 가입자의 데어터를 하이웨이(24b)로 입력하여 타 보오드 가입자의 데이터를 기억하는 제2스피치 메모리(31)와 자기 보오드 가입자의 데이터를 타 보오드의 제2스피치 메모리로 데이터를 전달하는 하이웨이(24a)와 상기 스피치 메모리의 독출 어드레스를 발생함과 동시에 보오드 선택 데이터를 발생하는 어드레스 발생회로(100)로 구성되며 어드레스 발생회로(100)는 도시하지 않는 중앙처리장치와 카운터로부터 상대방의 고유 어드레스 및 자기 보오드간의 교환인가 타 보오드간의 교환인가를 구별하는 보오드 선택 데이터를 기억하는 제어 메모리(34)와 메모리시 제1스피치 메모리(30)에 가입자의 고유 어드레스를 지정하는 제1카운터(40)와 제1스피치 메모리에 송신 하이웨이(36)로 입력하는 데이터를 기억시킬 때는 제1카운터(40)의 출력이 어드레스 버어스(38)로 출력하게 하며 제1스피치 메모리(30) 또는 제2스피치 메모리(31)에 기억된 데이터를 독출할 때는 제어 메모리(34)의 기억된 데이터를 어드레스 버어스(38)로 출혁하게 하는 제1멀티플랙서(32)와 제어 메모리(34)에 데이터를 서입할 때는 중앙처리장치로부터 지정되는 어드레스를 선택 출력하고 독출할 때는 제2카운터(42)의 카운트 내용을 출력하는 제2멀티플랙서(43)와 제어 메모리(34)의 독출 데이터를 확실히 제1스피치 메모리(30)와 제2스피치 메모리(31)에 제공하기 위한 래치회로(41)와 제어 메모리(34)로부터 상기 보오드 선택 데이터를 선택신호로 입력하여 자기 보오드간의 교환시는 제1스피치 메모리(30)의 독출내용을 출력하고 타 보오드간의 교환시는 제2스피치 메모리(31)의 독출내용을 출력하는 제2멀티플랙서(35)로 구성된다.
제4도는 본 발명에 따른 제3도의 서입(write) 타이밍도를 나타낸 도면이며 제5도는 제3도의 독출(read)타이밍을 보인 제3도의 각 부분의 동작 파형도이다. 제4도 및 제5도(a) 파형은 프레임의 시작을 알려주는 프레임 동기신호의 파형도로써 프레임 동기신호가 ″하이″에서 ″로우″로 된 후부터 도시한 바와 같이 채널이 순차적으로 나타난다. 총 32개의 채널이 있다고 가정한 것이다. 한편 제4도 및 제5도의(b) 파형은 상기 프레임 동기신호와 동기가 된 상태에서 시스템에서 발생하는 클럭으로서 1주기가 상기 1채널의 기간과 동일한 클럭이며 제4도 및 제5도(c) 파형은 상기 제4도 및 제5도(b) 파형을 2분주한 클럭으로서 서입, 독출 제어신호를 발생하기 위한 클럭이다. 따라서 제4도 및 제5도(c)의 파형이 제3도의 도선(70)에 입력하며 제4도 및 제5도(c)의 파형이 제3도의 도선(80)에 입력하면 제3도의 낸드 게이트(44)의 출력은 제4도 및 제5도(d)의 파형이 출력하여 서입 독출 제어신호로 사용되며 이 신호가 ″하이″일 때 독출 ″로우″일 때 서입하는 것으로 한다.
우선 제4도의 서입 동작파형을 제3도의 본 발명에 따른 회로도를 참조하여 설명한다.
제4도(b)의 클럭은 제3도의 도선(70)을 통해 제2멀티플랙서(43)와 제1멀티플랙서의 선택(select) 단자(SL)로 입력하며 제4도(d)의 파형에서 ″로우″로 될 때 제어 메모리(34)와 제1 및 제2스피치 메모리(30)(31)에 데이터가 서입된다.
따라서 데이터가 상기 메모리들에 서입될 때는 제4도(b)의 클럭은 ″하이″상태가 되며 이때 제1멀티플랙서(32)는 제1카운터(40)의 카운트 값을 선택 출력하고 제2멀티플랙서(43)은 어드레스 버스(50)상의 내용을 선택 출력한다. 따라서 제4도 (e)와 같은 어드레스가 어드레스 버스(50)상에 나타난다면 제4도(f)와 같이 제4도(B)의 클럭이 ″하이″가 될 때 제2멀티플랙서(43)는 상기 어드레스 버스(50)상의 어드레스를 출력하고 제어 메모리(34)의 어드레스 입력단자(A)에 입력한다.
이때 제4도(d)의 파형이 상기 제어 메모리(34)의 서입, 독출 선택 입력단자(W E)로 입력하고 ″로우″상태가 될 때 데이터 버스(51)상의 데이터를 상기 제어 메모리 (34)에 상기 어드레스로 서입하므로서 제4도(g)와 같은 타이밍으로 어드레스 버스 (50)상의 어드레스 지정에 의해 데이터 버스(51)의 데이터가 서입된다. 제4도(h)는 제1카운터(40)의 출력의 타이밍도로서 전술한 바와 같이 제4도(b)의 클럭이 ″하이″일 때 제1멀티플랙서(32)는 상기 제1카운터(40)의 출력을 출력하므로 제4도(i)와 같은 타이밍으로 상기 제1카운터(40)의 내용이 제1멀티플랙서(32)에서 출력하고 제4도 (d )의 파형이 ″로우″일 때 제1스피치 메모리(30)와 제2스피치 메모리(31)는 하이웨이 (36)로 입력하는 데이터 또는 하이웨이(24b)를 통해 타 보오드로부터 입력하는 데이터를 서입하여 제4도(j)와 같은 타이밍에서 서입을 한다.
따라서 제4도(g)와 (j)에서 알 수 있는 바와 같이 제어 메모리(34)에 데이터가 서입되는 타이밍과 제1스피치 메모리(30) 또는 제2스피치 메모리(31)에 데이터가 서입되는 타이밍은 동시에 일어남을 알 수 있고 이때 제어 메모리(34)의 어드레스 지정은 어드레스 버스(50)상의 내용이 되고 제1스피치 메모리(30) 또는 제2스피치 메모리(3 1)의 어드레스 지정은 제1카운터(40)의 내용이 됨을 알 수 있으며 이와 같은 서입동작은 각 채널마다 일어남을 또한 알 수 있다.
한편 독출 동작을 살펴보면 제5도의 타이밍도와 같이 나타난다.
제3도의 제어 메모리(34)가 독출 동작을 할 때 어드레스 지정은 제2멀티플랙서 (43)의 출력에 의하는데 전술한 바와 같이 서입 독출단자(
Figure kpo00001
)에 입력하는 신호인 제5도(d)의 파형이 ″하이″일 때 상기 제어 메모리(34)는 독출 동작을 하고 제2멀티플랙서(43)의 선택단자(SL)에 입력하는 제5도(b)의 파형이 ″로우″상태일때 제2카운터 (42)의 출력내용을 상기 제2멀티플랙서(43)는 출력하여 상기 제어 메모리 (34)의 독출 어드레스로 지정을 하게 된다.
따라서 제5도(e)와 같이 제2멀티플랙서는 제2카운터(42)의 출력내용을 선택 출력하는 타이밍을 갖고 이 어드레스 지정에 의해 제5도(d)의 독출 타이밍인 ″하이″상태일 때 제어 메모리(34)의 기억된 데이터를 읽게되는데 제5도(f)의 시간 t만큼의 시간지연을 갖고 읽게 된다. 이렇게 하여 독출된 데이터는 래치회로(41)로 입력하게 되는데 클럭펄스 입력단자(CP)로 입력하는 제5도(b)의 클럭펄스의 업에이지에서 래치되므로 제5도(g)와 같이 제5도(b)의 클럭의 한주기 즉 한 채널의 기간과 같은 기간동안 제어 메모리(34)에서 독출된 데이터가 래치되게 된다. 이렇게 래치된 상기 독출 데이터는 제1멀티플랙서(32)의 선택단자(SL)에 입력하는 제5도(b)의 클럭의 ″로우″가 되는 타이밍에서 제1멀티플랙서(32)의 출력으로 나오는데(제5도(h)) 이때의 데이터가 제1스피치 메모리(30) 또는 제2스피치 메모리(31)의 어드레스 지정으로 상기 메모리 (30 )( 31)에 기억된 데이터를 독출하여 제5도(i)와 같은 타이밍으로 독출 동작을 한다.
따라서 독출 동작에 있어서 제어 메모리(34)의 어드레스 지정은 제2카운터 (42)의 출력내용에 의하여 제1스피치 메모리(30) 또는 제2스피치 메모리(31)의 독출 어드레스 지정은 래치회로(41)에서 출력하는 상기 제어 메모리(34)에서 독출된 데이터에 의함을 알 수 있고 또한 한 채널의 가입자가 데이터를 읽어들인 타이밍은 제5도의 화살표를 한 바와 같이 한 채널 늦게 읽어들임을 알 수 있다. 그러나 이와 같은 것은 제6도(e)에서 알 수 있는 바와 같이 제2카운터(42)의 카운트 출력을 한 채널 앞의 어드레스가 지정되게 출력하게 함으로서 상기와 같을 시간지연을 방지하게 할 수 있다.
따라서 제5도(i)에서 알 수 있는 바와 같이 제5도(d)의 펄스가 ″하이″상태인 독출 타임에서 각 채널마다 제1스피치 메모리(30) 또는 제2스피치 메모리(31)에 기억된 데이터를 제어 메모리(CM)에 기억된 데이터에 따라 독출할 수 있게 된다.
한편 제어 메모리(34)에 기억되는 상위 자리에는 자기 보오드간의 교환인가 타 보오드간의 교환인가를 구별하는 보오드 선택 데이터가 기억되게 된다. 예를 들어 자기 보오드간의 교환의 경우를 ″0″ 타 보오드간의 경우를 ″1″이라 한다면 이 경우를 도시하지 않은 중앙처리장치가 판단하여 데이터 버어스(51)을 통해 제어 메모리(34)에 기억을 하게 된다. 따라서 이 데이터는 독출되어 래치회로(41)의 출력도선(60)을 통해 제3멀티플랙서(35)의 선택단자(SL)로 입력한다. 제1스피치 메모리(30)는 자기 보오드의 가입자의 데이터를 싣고 있는 송신 하이웨이(36)가 접속되므로 자기 보오드 가입자의 데이터를 기억하는 메모리가 되며 제2스피치 메모리(31)는 타 보오드의 송신 하이웨이 (24b)와 접속되므로 타 보오드 가입자의 데이터를 입력하여 기억하는 메모리가 된다. 따라서 제3멀티플랙서(35)는 상기 제1스피치 메모리(30) 또는 제2스피치 메모리(31 )의 독출 데어터를 선택해 주어야 하는데 전술한 바와 같이 선택단자(SL)로 ″0″가 입력하면 자기 보오드 가입자간의 교환이므로 제1스피치 메모리(30)의 독출내용이 출력하게 하며 ″1″일 때는 타 보오드간의 교환이므로 제2스피치 메모리(31)의 독출내용이 출력하게 한다.
제6도는 타 보오드간의 교환이 이루어질 수 있도록 회선을 증가하였을 때의 본 발명의 타임 스위치의 접속도이다.
도면에 나타낸 바와 같이 A보오드와 B보오드의 두장으로 되있고 A보오드의 송신 하이웨이(36A)는 하이웨이(24a)를 통해 B보오드의 제2스피치 메모리(31B)와 접속되며 B보오드의 송신 하이웨이(36B)는 하이웨이(24b)를 통해 A보오드의 제2스피치 메모리(31A)와 접속되고 각 보오드의 타 구성요소의 접소관계는 제3도의 접속관계와 동일하며 제6도의 어드레스 버스(38A, (38B)는 제3도의 어드레스 버스(38)과 동일하고 제6도의 상기 어드레스 버스(38A)(38B) 후단의 구성요소는 제3도의 어드레스 버스(38) 후단에 접속되는 구성 요소와 동일한 것으로 이후는 생략한 도면이다.
제7도는 1프레임에 32채널 즉 32명의 가입자가 있다 가정하고 2개의 프레임에서 서입과 독출관계를 보인 도면이다.
동일 보오드의 가입자간의 교환이 어떻게 이루어지는가를 상세히 설명한다. 지금 1보오드가 8개의 부 하이웨이를 갖고 있다고 가정하고 0번 부 하이웨이의 1채널 가입자(이하 ″갑″이라 한다)와 마지막번 부 하이웨이인 7번 부 하이웨이의 마지막 채널인 32채널의 가입자,이하 ″을″이라 한다)간의 교환이 이루어진다 가정하고 ″을″의 대화를 ″갑″이 수신하는 경우라 가정하고 제3도와 관련하여 설명한다.
제7도의 제 1프레임의 1채널(CH1)의 독출 타임인 R1에서는 아직 타임 스위치에 의한 교환이 일어나지 않은 상태이므로 독출을 하지 못한다. 서입시간인 W1에서는 전술한 바와 같이 제1멀티플랙서(32)에서 출력하는 신호는 제1카운터(40)의 카운트 내용이 되는 데 이 제1카운터(40)는 1채널 즉 ″갑″의 고유 어드레스 예를 들어 16진수로 ″00″을 출력하여 제1스피치 메모리(30)의 어드레스 입력단자(AD)로 입력한다. 따라서 서입시간인 W1에서는 제1스피치 메모리(30)는 상기 ″00″번지 즉 ″갑″의 고유 어드레스에 갑의 음성 데이터를 기억하게 된다. 동시에 도시하지 않은 중앙처리장치는 ″갑″ ″을″과의 통화임을 알고 ″을″의 고유 어드레스인 전술한한 ″FF″와, 같은 보오드의 교환임을 알리는 신호 예를 들면 ″0″을 데이터로 하는 ″OFF″의 데이터를 데이터 버스(51)로 출력함과 동시에 어드레스 버스(50)상에는 ″갑″의 고유 어드레스 예를 들어 16진수로 ″00″을 출력한다. 따라서 상기 서입타임 W1에서 전술한 바와 같이 제2멀티플랙서(43)에서 출력하는 상기 어드레스 버스(50)상의 신호인 ″00″을 제어 메모리(34)의 어드레스 입력단자로 입력하여 ″OFF″의 상기 데이터를 제어 메모리(34)의 ″00″번지에 서입한다. 제1프레임의 32채널 즉 ″을″에게 할당된 채널에서는 돌출시간인 R2에서 독출을 하게 되는데 이때 제2카운터(42)의 카운트 내용을 16진수로 ″FF″가 되며 이 ″FF″가 제2멀티플랙서(43)로 출력하여 제어 메모리(34)의 어드레시 지정을 하게 되지만 이 제어 메모리(34)의 FF번지에는 기억된 데이터가 없게 된다. 따라서 이때에도 독출 동작은 없게 되며 서입시간인 W2에서는 1채널의 경우와 마찬가지로 제1카운터(40)의 카운트 내용인 ″FF″가 출력하고 그 제1멀티플랙서(38)를 통해 제1피치 메모리(30)의 어드레스로 입력하므로 이 메모리(30)의 ″FF″ 번지에 ″을″의 음성 데이터가 기억되게 된다.
동시에 제어 메모리(34)에는 어드레스 버스(50)과 데이터 버스(51)로는 전술한 바와 같이 ″FF″와 ″000″이 상기 제어 메모리(34)로 입력하여 이 메모리(34)의 FF번지에 ″000″의 데이터가 기억된다. 제2프레임의 1채널 시간중 독출시간인 R2에서는 제2카운터(42)의 카운트 내용은 ″00이 되고 제2멀티플랙서(43)을 통해 제어 메모리 (34)의 ″00번지를 지정하므로써 이미 ″00″번지에 기억된 데이터인 ″OFF를 독출해 낸다. 따라서 상위 데이터 ″0″은 래치회로(41)를 통해 제3멀티플랙서(35)의 선택단자(SL)로 입력하고 하위 데이터 ″FF″는 래치회로(41) 및 제1멀티플랙서 (32)를 통해 제1스피치 메모리(30)의 ″FF″번지에 기억된 데이터 즉 ″을″의 음성데이터를 독출하여 데이터 버스(100)을 통해 제3멀티플랙서(35)의 선택단자(SL)에 입력하는 ″0″신호에 의해 선택 출력한다. 따라서 ″을″의 음성 데이터가 ″갑″의 채널인 1채널의 음성 데이터로 실려 수신 하이웨이(37)을 통해 ″갑″에서 전달된다. 따라서 ″갑″은 ″을″을 음성을 수신할 수 있게 된다.
상술한 바와 같이 ″갑″과 ″을″의 통화로가 형성되면 제어 메모리(34)에는 ″갑″의 고유 번지에 해당하는 어드레스가 같은 보오드간의 교환인가 타 보오드간의 교환인가를 구별하는 보오드 구별 데이터와 ″을″의 고유번지에 해당하는 어드레스가 기억되고 또한 ″을″의 고유 번지에 해당하는 어드레스에는 상기 보오드 구별 데이터와 ″갑의 고유 어드레스가 기억된다.
그러므로 제7도의 제1프레임의 서입시간인 W1에서는 ″갑″의 음성 데이터가 ″갑″의 고유 어드레스에 해당하는 제1스피치 메모리에 기억되고 ″을″의 독출시간인 R2에서 상기 ″갑″의 음성 데이터를 ″을″에게 할당된 채널에 실어 수신하며 서입시간인 W2에서 ″을″의 음성 데이터가 제1스피치 메모로리의 을의 고유 어드레스에 기억되며 제2프레임의 독출시간 R3에서 ″을″의 음성 데이터를 ″갑″의 채널에 싣는 이런 방식으로 교환이 이루어진다.
한편 타 보오드간의 가입자의 교환을 제6도 및 제7도와 관련하여 설명한다. 예를 들어 제6도의 A 보오드의 첫번째 부 하이웨이의 1채널 가입자(이하 ″병″이라 한다)와 B 보오드의 마지막번째 부 하이웨이의 32채널 가입자(이하 ″정″이가 한다)간의 교환이라 가정한다. 제7도의 독출시간인 R1에서는 교환 통화로의 형성이 없이 데이터의 독출은 없다. 서입시간인 Wl에서는 1채널 즉 ″병″의 음성 데이터는 제6도의 하이웨이(36A) 및 (24a)를 통해 B보오드의 제2스피치 메모리(31B)에 기억되는데 이때의 어드레스는 전술한 바와 같이 ″병″의 고유 어드레스인 제1카운터(40B)에서 출력하는 예를 들어 ″00″의 번지에 기억된다. 동시에 A보오드의 제어 메모리(34A)에는 전술한 바와 마찬가지 방법으로 중앙처리장치로부터 입력하는 타 보오드 교환 구별 신호인 예를 들어 ″1″의 데이터와 ″정″의 고유 어드레스 예를 들어 ″FF″가 ″1FF″로 데이터 버스(51A)로 입력하고 어드레스 버스(50A)로 병의 고유 어드레스인 ″00″가 입력하여 상기 제어 메모리(34A)의 ″00″번지에 ″1FF″가 기억된다. 제 1프레임의 32채널(CH32)의 ″정″의 독출시간 R2에서는 ″정″이 속하는 B보오드의 제어메모리(34B)에 기억된 데이터가 없어 독출은 없게 된다. 따라서 서입시간인 W2에서는 ″병″의 경우와 마찬가지로 ″정″의 음성 데이터는 하이웨이(36B)와 (24b)를 통해 A보오드의 제1스피치 메모리(31A)의 자기 고유어드레스 즉 상기 ″FF″ 번지에 기억이 된다. 동시에 B보오드의 제어 메모리(34B)에는 전술한 바와 마찬가지로 ″FF 번지에 타 보오드 교환 구별신호인 ″1″과 병의 고유 어드레스 ″00을 ″100″으로 기억시킨다.
따라서 제2프레임의 병의 채널인 1채널(CH1)의 독출시간인 R3에서는 A보오드의 제어 메모리(34A)에 기억된 데이터를 제2카운터(42A)의 어드레스 지정 즉 ″00″번지의 데이터를 독출한다. 따라서 ″00″ 번지에 기억되 있던 ″1FF″의 데이터가 독출되어 ″1″ 데이터는 제3멀티플랙서(35A)의 선택단자(SL)로 입력하여 제2스피치 메모리(31A)의 신호가 출력하게 하고 상기 ″FF″의 데이터는 상기 제2스피치 메모리(31A)의 어드레스 지정으로 된다.
따라서 ″FF″번지에 기억된 데이터 즉 ″정″의 음성 데이터가 독출되어 1채널에 실리고 수신 하이웨이(37A)로 ″병″에게 수신된다. 서입시간인 W3에서는 B보오드의 제2스피치 메모리(31B)에 ″병″의 음성 데이터가 재기억되고 제2프레임의 ″정″의 독출시간인 R4에서 상기 ″병″의 음성 데이터가 제어 메모리(34B)의 독출 데이터에 의해 ″정″의 채널에 실려 B보오드의 수신 하이웨이(37R)로 출력함은 전술한 A보오드의 과정과 동일하다.
상술한 바와 같이 본 발명에 의한 디지탈 교환기에서 사용되는 타임 스위치는 스피치 메모리를 2개 사용하여 교환이 각 보오드의 한개의 스피치 메모리를 통하여 이루어짐으로 교환 속도를 향상시킬 수 있으며 또한 제어 메모리에 대한 어드레스 지정과 데이터의 입력이 교환이 이루어지는 당사자들의 고유 어드레스와 보오드 선택 제어신호에만 국한함으로써 소프트웨어가 간단하며 한개의 타임 스위치만으로 작동하는 결과가 되므로 타 보오드와의 교환에 있어 스위칭 속도가 종래의 매트릭스 방식 보다 2배로 빨라질 수 있는 이점을 갖게 된다.

Claims (2)

  1. 디지탈 교환기의 타임 스위치회로에 있어서, 같은 보오드의 가입자간의 데이터 교환시 각 가입자의 고유의 어드레스에 각 가입자의 데이터를 기억하는 제1스피치 메모리(30)와, 타 보오드간의 데이터 교환시 타 보오드 가입자의 고유 어드레스에 타 보오드 가입자의 데이터를 기억하는 제2스피치 메모리(31)와, 상기 제1스피치 메모리(30) 또는 제2스피치 메모리(31)의 데이터 서입시 가입자의 고유 어드레스를 지정 어드레스로 출력함과 동시에 상기 가입자의 고유 어드레스에 타 가입자의 고유 어드레스와 보오드 구별 데이터를 기억하며 상기 메모리(30)(31)의 데이터 독출시 상기 기억된 타 가입자의 고유 어드레스를 출력함과 동시에 보오드 구별 데이터를 출력하는 어드레스 발생회로(300)와, 상기 보오드 구별 데이터를 입력하여 동일 보오드 가입자간의 교환시는 제1스피치 메모리(30)의 독출 데이터를 출력하고 타 보오드 가입자간의 교환시는 제2스피치 메모리(31)의 독출 데이터를 출력하는 멀티플랙서(35)로 구성됨을 특징으로 하는 내부동작 타임 스위치.
  2. 제1항에 있어서 어드레스 발생회로(300)가 서입시에는 자기의 고유 어드레스의 번지에 보오드 구별 데이터와 타 가입자의 고유 어드레스를 기억하는 제어 메모리(34)와, 제어 메모리(34)의 어드레스를 발생하는 제2카운터(42)와 제어 메모리 (34)의 어드레스 지정을 서입, 독출에 따라 스위칭을 하는 제2멀티플랙서(43)와 제어 메모리(34)의 독출 데이터를 안정되게 출력하는 래치회로(41)와, 스피치 메모리의 서입 어드레스를 발생하는 제1카운터(40)와 상기 제1카운터(40) 출력과 래치회로(41)의 출력을 스피치 메모리의 서입과 독출에 따라 스위칭을 해주는 제1멀티플랙서(32)로 구성됨을 특징으로 하는 회로.
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