KR920005064B1 - 타임 스위치 장치 - Google Patents

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Abstract

내용 없음.

Description

타임 스위치 장치
제1도는 본 발명의 구성을 나타낸 블럭도.
제2도는 통상 메모리부와 제어부 간의 개략적인 연결 구조도.
제3도는 통상 메모리와 제어부 간의 연결 구조도.
제4도는 시험 및 유지보수 유니트의 구성을 나타낸 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1, 5 : 멀티플렉서 2, 7 : 타임 슬롯 교환 유니트
4, 8 : 디멀티플렉서 3, 6 : 데이터링크 인터페이스 유니트
9 : 시험 및 유지보수 유니트
본 발명은 디지틀 전자 교환기에서 타임 슬롯 교환(Time Slot Interchange) 및 집선 기능을 수행하는 타임 스위치 장치에 관한 것이다.
디지틀 전자 교환기의 스위치 네트워크는 타임 슬롯 교환을 수행하는 타임 스위치 장치(T)와 복수의 타임 스위치 장치들간의 타임 슬롯을 공간적으로 교환하는 공간 스위치 장치(S)로 구성되며 이들간의 여러가지 조합으로 스위치 네트워크를 구성하는 것이 보통이며 최근의 경향은 효용성이 뛰어난 T-S-T구조가 가장 보편적으로 사용된다.
T-S-T스위치 네트워크에 있어서 용량을 결정하는 요소는 타임스위치 장치(이하 TSW라함)의 개별용량과 공간스위치 장치(이하 SSW라함)의 매트릭스 크기로 결정되나 타임스위치 장치의 용량은 사용되는 메모리의 엑세스 타임등에 의하여 제한이 있기 때문에 512타임 슬롯에 1024타임 슬롯까지의 타임스위치 장치가 교환기에서 사용되고 있다.
디지틀 교환기의 타임 스위치 장치는 다중화된 시분할 PCM 하이웨이 상의 타임 슬롯을 서로 교환함으로써 회선 교환을 이룬다.
즉 타임 슬롯0(TS0)의 음성 데이터를 TS1으로 옮기고 반대로 TS1의 데이터는 TS0로 옮김으로써, TS0, TS1을 배정받은 가입자끼리 통화가 가능하게 된다. 실제 이러한 하이웨이들이 다수가 있게 되므로 서로 다른 하이웨이 상의 타임 슬롯들 간에도 타임 슬롯 교환이 이루어져야 한다. 타임 슬롯은 시간축에서의 한 부분이므로 타임 슬롯이 교환된다는 것은 어떤 음성 데이터가 시간축에서의 위치를 바꾸는 것이며 지나간 시간축으로의 이동은 불가능하므로 결국은 데이터가 시간지연을 갖는 것이 된다.
따라서 RAM과 같은 메모리의 사용이 필요하며 하이웨이로 계속 들어오는 데이터 스트림을 연속적으로 쓰기로 행하여, 그 데이터를 이동하고 하는 타임 슬롯일때 읽기를 행하여 보냄으로써 타임 슬롯 교환을 행한다.
종래의 디지틀 전자 교환기에서는 가입자로부터 하웨이를 통해 들어오는 음성 정보가 집선용 타임 스위치 장치에 의해 집선이 행해지고 다시 타임 슬롯 교환용 타임 스위치 장치를 통해 타임 슬롯 교환을 행하도록 구성되어, 512 내지 1024의 타임 슬롯을 교환할 수 있었다.
이러한 구조에서 네트워크의 용량을 증대시키기 위해 타임스위치 장치의 용량을 4K타임 슬롯으로할 경우 하이웨이 상의 데이터 비트 속도가 36.76Mbps정도이어야 하고, 시스템 클럭 주파수는 약 131MHz를 사용해야 하며 타임 스위치 장치에 사용되는 RAM의 엑세스 시간은 약 7ns 이하로 해야한다. 위와 같은 높은 주파수의 시스템 클럭을 사용하는 경우 상대적으로 고속의 소자를 사용해야 하므로 이를 실현하기 위해서는 여러가지 어려운 문제점들이 발생된다.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로 4096타임 슬롯을 수용하면서 시스템 클럭으로 8.192MHz를 사용하여 타임 슬롯을 행하는 타임 스위치 장치를 제공하는데 그 목적을 두고 있다.
본 발명은 또 다른 목적은 집선기능과 T-S-T스위치 네트워크의 T단 타임 슬롯 교환 기능을 동시에 수행할 뿐 아니라, 시험 및 유지보수 기능을 자체적으로 할 수 있는 타임 스위치 장치를 제공하는데 있다.
본 발명은 상기 목적을 달성하기 위해 가입자 측의 서브하이웨이로부터 차동 통화 데이터 신호를 입력하여 이를 병렬 데이터로 멀티플렉싱하여 출력하는 멀티플렉서, 통화 메모리 수단과 제어메모리 수단을 구비하여 상기 멀티플렉서로부터 전송된 병렬데이터를 시스템 클럭의 제어하에 상기 통화메모리수단으로 순차쓰기를 행한 후 다시 상기 통화메모리 수단으로부터 랜덤 읽기를 수행하여 타임 슬롯 교환을 하고, 상기 제어메모리 수단은 타임 스위치 프로세서(TSP)로부터 데이터를 받아 상기 통화메모리 수단으로 보내며, 상기 데이터는 상기 통화메모리 수단의 읽기 어드레스로서 사용되는 제1타임 슬롯 교환 유니트, 상기 제1타임 슬롯 교환 유니트로부터 받은 병렬 데이터를 차동 병렬 데이터로 변환하여 출력하는 제1데이터 링크 인터페이스 유니트, 상기 제1타임 슬롯 교환 유니트로부터 받은 톤(tone), R2, DTMF신호, 인트러정터(intrajunctor) 및 녹음 안내/회의 통화등의 서비스신호를 차동 병렬 데이터로 출력하는 디멀티플렉서, 상기 디멀티플렉서로부터 인트러 정터용 신호를 받아들이고 데이터 링크 측으로부터 서비스 신호를 입력하여 멀티플렉싱한 후 병렬 데이터로 출력하는 멀티플렉서, 데이터 링크로부터 받은 차동병렬 데이터로 출력하는 멀티플렉서, 데이터 링크로부터 받은 차동 병렬 데이터를 병렬 데이터로 변환하여 출력하는 제2데이터 링크 인터페이스 유니트, 상기 제2데이터 링크 인터페이스 유니트에 연결되어 상기 제1타임 슬롯 교환 유니트와 동일한 기능을 하는 제2타임 슬롯 교환 유니트와 동일한 기능을 하는 제2타임 슬롯 교환 유니트, 상기 제2타임 슬롯 교환 유니트로부터 받은 병렬 데이터를 디멀티플렉싱하여 차동병렬 데이터로 가입자측에 출력하는 디멀티플렉서, 및 상기 각 유니트 상태 및 통화로 상태를 시험하고 유지보수하기 위한 시험 및 유지보수 유니트로 구성된 것을 특징으로 하고 있다.
이하, 첨부된 도면을 참고하여 본 발명의 일실시예를 설명하면 다음과 같다.
제1도는 본 발명의 구성을 나타낸 블럭도로서, 1과 5는 멀티플렉서(MUX0-3), 2과 7은 타임 슬롯 교환 유니트, 3과 6은 데이터 링크 인터페이스 유니트(DLIA), 4와 8은 디멀티플렉서(DMX0-3), 9는 시험 및 유지보수 유니트(TTMA)를 각각 나타낸다.
멀티플레서(1)은 각각이 32개 채널로 이루어진 128개의 서브하이웨이(10)로부터 차동통화 데이터 2.048Mbps신호를 받아들여 이를 8비트 병렬데이터 8.192Mbps로 멀티플렉싱하여 송신용 타임 슬롯 교환 유니트(TSX)(2)로 보낸다.
디멀티플렉서(8)는 수신용(TSR) 타임 슬롯 교환 유니트(7)로부터 타임 슬롯 교환이 이루어진 8.192Mbps의 8비트 병렬 데이터를 입력하여 디멀티플렉싱하여, 2.048Mbps 직렬 데이터로 변환하여 각 서브하이웨이(0∼127)(11)로 차동통화 데이터 행태로 출력하는 기능을 한다.
송신용 타임 슬롯 교환 유니트(2)는 통화 메모리부(Speech Memory)(TSMX.0(X=0-3))와 제어메모리부(Control Menory)(TCMA0)를 구비하고 있으며, 멀티플렉서(1)로부터 전송된 8비트 병렬데이터를 시스템 클럭(8.192MHz)의 제어하에 통화 메모리로 순차 쓰기를 수행한 후 다시 통화 메모리로부터 랜덤 읽기를 수행하여 타임 슬롯 교환을 한다.
상기 제어메모리부는 프로세서(TSP)로부터 데이터를 받아 통화메모리로 보내며, 이 데이터는 통화메모리의 일기 어드레스 포트에 입력되어 읽기 어드레스로서 사용되며, 랜덤하게 읽어낸다.
통화메모리부는 쓰기 어드레스 및 읽기 어드레스를 입력하기 위해 이중포트(Dnal Port) SRAM을 사용하였다.
수신용 타임 슬롯 교환 유니트(7)는 송신용 타임 슬롯 교환 유니트(2)와 동일하게 구성되어 동일한 동작을 하며 멀티플렉서(5)로부터 들어오는 8비트의 병렬데이터의 타임 슬롯 교환을 행하여 디멀티플렉서(8)로 보낸다.
데이터 링크 인터페이스 유니트(3)는 상기 송신용 타임 슬롯 교환 유니트(2)로부터 받은 8비트 병렬 데이터를 8비트 차동병렬 데이터로 변환하여 데이터링크 유니트 측으로 송출하는 기능을 한다.
데이터 링크 인터페이스 유니트(6)는 데이터 링크 유니트 측으로부터 전송된 8.192Mbps 8비트 차동병렬 데이터를 입력하여 8.192Mbps 8비트 병렬 데이터로 출력하며, 데이터 링크 유니트로부터 클럭을 수신하여 모니터 및 분주하고 필요한 유니트에 FS(8KHz), CLKC(2.048MHz), 및 4.096MCLK(4.096MHz)클럭을 만들어 전송한다.
시험 및 유지보수 유니트(9)는 제1도 장치 내의 각 유니트 상태 및 통화로 상태를 시험하고 소프트웨어에 의한 타임스위치장치의 이중화 상태제어기능을 갖고 있다.
이와 같이 서브하이웨이(10)를 통해 들어온 데이터는 멀티플렉서(1), 송신용 타임 슬롯 교환유니트(2), 및 데이터 링크 인터페이스 유니트(3)를 거쳐 타임 슬롯이 교환된 형태로 데이터 링크 유니트로 송출되며, 또한 데이터 링크 유니트로부터 들어온 데이터는 데이터 링크 인터페이스 유니트(6), 수신용 타임 슬롯 교환유니트(7), 디멀티플렉서(8)를 거쳐 타임 슬롯이 교환된 형태로 서브하이웨이(11)로 송출된다.
또한 동일 타임스위치 장치에 연결된 가입자간의 통신을 위해 타임 스위치 장치내의 인트러 정터(intrajunctor)수단이 필요하며 본 발명에서는 멀티플렉서(5)와 디멀티플렉서(4)를 사용하여 구현하였다.
제2도는 통화 메모리부와 제어 메모리부 간의 개략적인 연결상태를 나타낸 도면으로서, SM0.0∼SM3.0 및 SM0.1∼SM3.1은 통화 메모리부를, CM0∼CM2은 제어 메모리부를 나타내고, 제1도와 동일한 부분은 동일한 부호를 사용하기로 한다.
제어 메모리(CM0)는 프로세서(TSP)로부터 데이터를 입력하여 저장하고 있다가 통화메모리부(SM0.0∼SM3.0)로 송출하게 되는데 이때 통화 메모리부(SM0.0∼SM3.0)의 읽기 어드레스 포토로 출력하여 읽기 어드레스를 정하게 된다.
따라서, 멀티플렉서 MUX0∼3(1)로부터 전송된 각 8비트 병렬 데이터는 시스템 클럭 8.192MHz에 의해 정해진 쓰기 어드레스에 의해 4개의 통화 메모리로 동시에 순차 쓰기를 행하고, 이와 같이 쓰여진 데이터는 제어 메모리(CM0)로부터의 데이터에 의해 정해진 읽기 어드레스에 의해 랜덤하게 읽혀져 8.192Mbps의 속도로 데이터 링크 인터페이스 유니트(3) 및 디멀티플렉서(4)로 보내진다.
이때 데이터 링크 인터페이스(3)를 통해서 출력되는 데이터는 8.192Mbps차동 데이터로 1024타임 슬롯만큼 출력된다.
여기서 디멀티플렉서(4)를 통해 출력되는 1024타임 슬롯은 톤(tone), R2, DTMF신호를 위한 신호장치, 인트러정터(intra junctor) 및 녹음안내/회의 통화 등의 서비스 신호로서 사용된다.
통화메모리부(SM0.0∼SM3.0)는 이중포트 SRAM을 사용하였으며, 용량은 각각 2K이며, 제어메모리(CM0)의 용량은 2K를 사용하였다.
데이터 링크로부터 입력되는 8비트의 병렬 데이터를 가입자측으로 연결하는 것도 상기의 구성과 동일하며, 하나의 제어메모리는 2개의 통화 메모리의 읽기 어드레스를 지정해주고, 읽혀진 PCM데이터는 4개의 디멀티플렉서(DMX0∼DMX3)(8)중 2개의 디멀티플렉서로 연결되며 나머지 2개의 디멀티플렉서는 또 하나의 제어 메모리와 연결되어 관련 PCM데이터를 받게 된다.
제3도는 통화 메모리부 제어메모부의 연결도를 나타낸 것으로, 21과 22는 통화메모리부를, 23은 제어메모리부를, 25, 26 및 27은 래치회로를, 24는 타이밍 회로를 각각 나타낸다.
타이밍 회로(24)는 외부로부터 FP클럭(8KHz) 및 CP3클럭(8.192MHz)을 공급받아 8.912MHz의 타이밍 클럭을 이중포트 SRAM의 어드레스 모듈(AL)로 공급하며, 공급된 타이밍 클럭은 이중포트 SRAM내에서 쓰기 어드레스로 사용된다. 기억하는 방식은 어드레스 순에 의한 순차 쓰기 방식으로 이루어진다.
이렇게 하여 순차 기억된 데이터는 제어 메모리로부터의 지정 어드레스(AR에 의해 랜덤하게 읽혀진다.
래치회로(25, 26, 27)는 타이밍 회로(24)로부터 8.192MHz클럭(LP)을 공급받아 입력되는 데이터를 래치하여 출력한다.
제4도는 시험 및 유지보수 장치의 구성을 나타낸 블럭도이고, 31은 클럭 분배회로, 32는 상태 수신회로, 33은 프로세서 인터페이스부, 34는 쉬프트 레지스터, 35는 테스트 패턴 송·수신부, 36는 비교기, 37은 이중화 제어회로를 각각 나타낸다.
프로세서 인터페이스부(33)는 프로세서(TSP)로부터 모드 및 어드레스 수신 및 데이터 송·수신 인터페이스 기능을 수행한다.
테스트 패턴 송·수신부(35)는 프로세서(TSP)로부터 채널 번호와 테스트 패턴 정보를 수신하여 테스트 패턴을 발생시켜 해당 채널로 송출하고 멀티플렉서 및 디멀티플렉서의 출력을 수신하여 프로세서(TSP)가 저장한 채널의 데이터를 인터페이스부로 보내주는 기능을 한다.
상태 수신회로(32)는 타임스위치 장치에 수용되는 각 유니트의 상태 및 이중화된 상대방 타임스위치 장치의 상태등을 수신하여 프로세서(TSP)로 보내기 위해 인터페이스부(33)로 보낸다.
클럭 분배회로(31)는 데이터 링크 인터페이스 유니트로부터 클럭 FS(8KHz), CLK(2.048MHz), 4.096MHz를 수신하여 주변 유니트로 보낸다.
이중화 제어회로(37)는 타임스위치 장치의 이중화를 소프트 웨어 및 하드웨어로 제어하는 기능을 한다.
본 발명은 상기와 같이 구성되어 4096 타임 슬롯을 수용하면서 시스템 클럭으로 8.192NHz를 사용하여 타임 슬롯 교환을 수행하며, 집선기능을 동시에 수행할 수 있고, 시험 및 유지보수를 자체적으로 할 수 있는 효과가 있다.

Claims (8)

  1. 디지틀 전자 교환기에서 타임 슬롯 교환(Time Slot Interchange) 및 집선 기능을 수행하는 타임 스위치 장치에 있어서, 가입자 측의 서브하이웨이로부터 차동통화 데이터 신호를 입력하고 이를 병렬 데이터로 멀티플렉싱하여 출력하는 제1멀티플렉서(1) ; 통화 메모리수단과 제어 메모리수단을 구비하여 상기 제1멀티플렉서(1)로부터 전송된 병렬 데이터를 시스템 클럭의 제어하에 상기 통화 메모리수단으로 순차 쓰기를 행한 후, 다시 상기 통화 메모리수단으로부터 랜덤 읽기를 수행하여 타임 슬롯 교환을 하고, 상기 제어 메모리수단은 타임스위치 프로세서(tsp)로부터 데이터를 받아 상기 통화 메모리수단으로 보내며, 상기 데이터는 상기 통화메모리수단의 읽기 어드레스로 사용되는 송신용 타임 슬롯 교환 유니트(2) ; 상기 송신용 타임 슬롯 교환 유니트(2)로부터 받은 병렬 데이터를 차동 병렬 데이터로 변환하여 출력하는 송신용 데이터 링크인터페이스 유니트(3) ; 상기 송신용 타임 슬롯 교환 유니트(2)로부터 받은 톤(tone), R2, DTMF신호, 인터러정터(intra junctor) 및 녹음안내/회의 통화등의 서비스 신호를 차동 병렬 데이터로 출력하는 제1디멀티플렉서(4) ; 상기 제1멀티플렉서(4)로부터 인트러정터용 신호를 받아 들이고 서비스 유니트로부터 서비스 신호를 입력하여 멀티플렉싱하여 병렬 데이터로 출력하는 제2멀티플렉서(5) ; 데이터 링크로부터 받은 차동 병렬 데이터를 병렬 데이터로 변환하여 출력하는 수신용 데이터 링크 인터페이스 유니트(6) 상기 수신용 데이터 링크 인터페이스 유니트(6)에 연결되어 상기 송신용 타임 슬롯 교환 유니트(3)와 동일한 기능을 하는 수신용 타임 슬롯 교환 유니트(7) ; 상기 수신용 타임 슬롯 교환 유니트(7)로부터 받은 병렬 데이터를 디멀티플렉싱하여 차등 병렬 데이터로 가입자측에 출력하는 제2멀티플렉서(8) ; 및 상기 각 유니트 상태 및 통화로 상태를 시험하고 유지보수 하기 위한 시험 및 유지보수 유니트(9) ; 로 구성된 것을 특징으로 하는 타임 스위치 장치.
  2. 제1항에 있어서, 상기 제1멀티플렉서(1)는 32채널로 이루어진 128버스하이웨이로부터 차동 통화 데이터 2.048Mbps신호를 받아들여 8비트 병렬 데이터 8.192Mbp
    s신호로 멀티플렉싱하도록 연결 구성된 것을 특징으로 하는 타임 스위치 장치.
  3. 제1항에 있어서, 상기 송신 및 수신 타임 슬롯 교환 유니트(2, 7)의 통화 메모리는 이중 포트 SRAM으로 구성된 것을 특징으로 하는 타임 스위치 장치.
  4. 제1항에 있어서, 상기 제2디멀티플렉서(8)는 상기 수신용 타임 슬롯 교환 유니트(7)로부터 타임 슬롯 교환이 이루어진 8.192Mbps의 8비트 병렬 데이터를 입력하여 디멀티플렉싱한 후, 2.048Mbps의 차동통화 데이터 형태로 128개의 서브하이웨이를 통해 출력하도록 구성된 것을 특징으로 하는 타임 스위치 장치.
  5. 제1항에 있어서, 상기 송신 및 수신 타임 슬롯 교환 유니트(2, 7)의 통화 메모리 수단에서의 순차 쓰기 어드레스를 행하기 위한 어드레스 번지를 할당하는 시스템 클럭은 8.192MHz인 것을 특징으로 하는 타임 스위치 장치.
  6. 제1항에 있어서, 상기 송신용 데이터 링크 인터페이스 유니트(3)를 통해서 출력되는 데이터는 8.192Mbps의 차동데이터로 1024 타임 슬롯 출력 및 상기 제1디멀티플렉서(4)를 통해서 2.048Mbps 32개의 서브하이웨이를 제공하도록 구성된 것을 특징으로 하는 타임 스위치 장치.
  7. 제1항에 있어서, 상기 송신용 타임 슬롯 교환 유니트(2)의 제어 메모리 수단은 2K용량의 메모리로 구성되고, 통화메모리수단은 2K 용량의 메모리로 구성되고, 통화 메모리수단은 2K용량의 4개의 이중포트 SRAM으로 구성된 것을 특징으로 하는 타임 스위치 장치.
  8. 제1항에 있어서, 상기 수신용 타임 슬롯 교환 유니트(7)의 제어 메모리 수단은 2K용량의 2개 메모리로 구성되고, 통화 메모리 수단은 2K용량의 4개의 이중 포트 SRAM으로 구성되며, 하나의 제어 메모리가 2개의 통화 메모리의 읽기 어드레스를 지정해 주고, 읽혀진 2개의 통화 메모리 출력이 하나의 제2디멀티플렉서(8)에 함께 연결되도록 구성된 것을 특징으로 하는 타임 스위치 장치.
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