JPH0287793A - 通話路導通試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ １段の時間スイッチからなる時分割通話路の導通試験を
行う通話路導通試験方式に関し、総ての通話路の導通試
験を可能とするごとを目的とし、 制御メモリによって制御される１段の時間スイッチによ
り、入力内部ハイウェイと出力内部ハイウェイとの間の
タイムスロットの交換を行う時分割通話路に、前記出力
内部ハイウェイから前記入力内部ハイウェイにデータを
折返すループバックユニットを設け、前記入力内部ハイ
ウェイの所定のタイムスロットに挿入された試験データ
を、前記出力内部ハイウェイから前記ループバックユニ
ットにより折返して、前記入力内部ハイウェイの任意の
タイムスロットに挿入し、前記時分割通話路の導通試験
を行うように構成した。

〔産業上の利用分野〕

本発明は、１段の時間スイッチからなる時分割通話路の
導通試験を行う通話路導通試験方式に関するものである
。

時間スイッチと空間スイッチとの組合せにより時分割通
話路を構成するのが一般的であるが、時間スイッチのみ
により時分割通話路を構成した最も簡単な構成も知られ
ている。このような最も簡単な構成の時分割通話路に於
いても、確実にタイムスロットの交換が可能か否かを試
験する導通試験を行うことが要望されている。

〔従来の技術〕

１段の時間スイッチからなる最も簡単な構成の時分割通
話路は、従来、例えば、第５図に示す構成を有し、３１
はマルチプレクサ、３２は送信信号メモリ　（ＳＤＭ）
　、３３は入力内部ハイウェイ３４は時間スイッチ（Ｔ
ＳＷ）　、３５は制御メモリ　（ＣＭ）　、３６は出力
内部ハイウェイ、３７はデマルチプレクサ、３Ｂは受信
信号メモリ　（ＳＣＭ）、３９は共通バス、４０は信号
分配受信装置（ＳＤＲ）　、４１は中央制御装置（ＣＣ
）である。

マルチプレクサ３１は、それぞれ加入者端末等が接続さ
れた複数のハイウェイと送信信号メモリ３２とからのデ
ータを多重化し、この多重化データを入力内部ハイウェ
イ３３を介して時間スイッチ３４に入力する。時間スイ
ッチ３４は、例えば、シーケンシャルライト・ランダム
リードの制御により、入力内部ハイウェイ３３と出力内
部ハイウェイ３６との間のタイムスロットの交換を行う
ものであり、シーケンシャルライトの制御は、図示を省
略したカウンタ等により行われ、ランダムリードの制御
は、制御メモリ３５に書込まれた制御データ（続出アド
レス）によって行われる。又時間スイッチ３４から出力
内部ハイウェイ３６に読出された多重化データは、複数
のハイウェイ及び受信信号メモリ３８に対してデマルチ
プレクサ３７により分離されて送出される。

送信信号メモリ３２と制御メモリ３５とに対して、中央
制御装置４１から信号分配受信装置４０を介してデータ
の書込みが行われ、又受信信号メモリ３８に加えられた
データは、信号分配受信装置４０を介して中央制御装置
４１に転送される。

例えば、マルチプレクサ３１に入力されるハイウェイが
、第６図に示すように、ＨＷＯ〜１１Ｗ７の８本で、各
ハイウェイＨＷＯ−ＨＷ７の１フレームのタイムスロッ
トが１２８の場合、入力内部ハイウェイ３３では、１０
２４タイムスロフトとなる。その場合の時間スイッチ３
４のアドレスは０〜１０２３となり、このアドレス０−
１０２３と各ハイウェイＨＷ　Ｏ〜ＨＷ　７のタイムス
ロットとの関係を、アドレス０〜１０２３を基に図示し
ている。例えば、ハイウェイＨＷＯのタイムスロットの
データは、時間スイッチ３４のアドレス０．８，１６．
　　・・・１０１５に書込まれることになる。

送信信号メモリ３２からのデータがハイウェイＨＷ７に
よりマルチプレクサ３１に加えられる場合、時間スイッ
チ３４にはシーケンシャルライトの制御によって書込ま
れるから、そのアドレスは斜線を施して示すように、固
定的に、７，１５゜２３、・・・１０２３となる。そし
て、ランダムリードの制御によって読出されるから、出
力内部ハイウェイ３６の任意のタイムスロットに読出す
ことができる。従って、送信信号メモリ３２の所定のア
ドレスに書込まれたダイヤルトーンやビジートーン等を
、所定の加入者端末に送出することができる。

又デマルチプレクサ３７により分離されたハイウェイＨ
Ｗ７のデータを受信信号メモリ３８に加える構成の場合
、ハイウェイＨＷ７に割当てられたタイミングに於いて
、制御メモリ３５からの制御データ（続出アドレス）に
従って時間スイッチ３４からデータを読出すことになる
。従って、受信信号メモリ３８を介して加入者からのＰ
Ｂ倍信号を中央制御装置４１に転送することができる。

〔発明が解決しようとする課題〕

１段の時間スイッチ３４からなる時分割通話路の導通試
験を行う場合、送信信号メモリ３２の所定のアドレスに
試験データが書込まれ、他のハイウェイＨＷＯ〜ＨＷ６
のデータと共にマルチプレクサ３１により多重化され、
入力内部ハイウェイ３３を介して時間スイッチ３４に加
えられ、シーケンシャルライトの制御により書込まれる
。そして、この試験データをランダムリードの制御によ
り読出して、受信信号メモリ３８に転送し、受信信号メ
モリ３８から信号分配受信装置４０を介して中央制御装
置４１に転送し、試験データが正しく受信できた時に、
時分割通話路は正常と判断される。

しかし、試験データをハイウェイＨＷ７を介して加える
ことにより、時間スイッチ３４にはこのハイウェイＨＷ
７対応の７．１５，２３．　　・・・等の特定のアドレ
スに対してのみ書込まれることになり、又受信信号メモ
リ３８に試験データを読出して転送する為に、特定のタ
イムスロットに於いてのみ試験データを読出すことにな
る。従って、総ての通話路を試験することができないも
のであった。

又ランダムライト・シーケンシャルリードの制御により
時間スイッチ３４にデータを書込み且つ読出す場合も、
シーケンシャルリードによって試験データを読出して、
受信信号メモリ３８に転送できる時間スイッチ３４のア
ドレスに、試験データを書込む必要があるから、結局、
特定のアドレスに試験データを書込まなければならない
ことになる。即ち、１段の時間スイッチ３４により構成
される時分割通話路に於いては、総ての通話路の試験を
行うことができないものであった。

本発明は、総ての通話路の導通試験を可能とすることを
目的とするものである。

〔課題を解決するための手段〕

本発明の通話路導通試験方式は、時間スイッチにループ
バックユニットを設けて、総ての通話路の導通試験を行
うものであり、第１図を参照して説明する。

制御メモリ２によって制御される１段の時間スイッチｌ
により、入力内部ハイウェイ４と出力内部ハイウェイ３
との間のタイムスロットの交換を行う時分割通話路に、
出力内部ハイウェイ３から入力内部ハイウェイ４にデー
タを折返すループバンクユニット５を設けて、入力内部
ハイウェイ４の所定のタイムスロットに挿入された試験
データを、出力内部ハイウェイ３からループバンクユニ
ット５により折返して、入力内部ハイウェイ４の任意の
タイムスロットに挿入し、時分割通話路の導通試験を行
うものである。

〔作　用〕

入力内部ハイウェイ４の所定のタイムスロット・に挿入
された試験データは、時間スイッチｌにより出力内部ハ
イウェイ３から試験データを抽出する為のタイムスロッ
トと異なるタイムスロットに交換され、ループバックユ
ニット５により入力内部ハイウェイ４に折返されて、最
初に試験データを挿入した所定のタイムスロットと異な
るタイムスロットに挿入される。そして、時間スイッチ
ｌにより出力内部ハイウェイ３から試験データを抽出す
る為のタイムスロットに交換される。

従って、入力内部ハイウェイ４の所定のタイムスロット
に挿入された試験データは、出力内部ハイウェイ３から
折返され、入力内部ハイウェイ４の任意のタイムスロッ
トに挿入され、出力内部ハイウェイ３の所定のタイムス
ロットに交換されることになり、総ての通話路の導通試
験を行うことができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図である。

同図に於いて、１１はマルチプレクサ、１２は送信信号
メモリ　（ＳＤＭ）　、ｌ　３は入力内部ハイウェイ、
１４は時間スイッチ（ＴＳＷ）、１５は制御卸メモリ　
（ＣＭ）、１６は出力内部ハイウェイ、１７はデマルチ
プレクサ、１８は受信信号メモリ（ＳＣＭ）　、１９は
ループバンクユニット（ＬＢＵ）、２０はセレクタ（Ｓ
ＥＬ）である。又ＨＷＯ〜ＨＷ７はハイウェイ、ＣＬＫ
はクロック信号、ＦＣＫ（０）は出力フレーム信号、Ｆ
　ＣＫ　（１）は入力フレーム信号、ＳＣは選択制御信
号を示す。

マルチプレクサ１１は、前述の従来例と同様に８本のハ
イウェイＨＷＯ−ＨＷ７からのデータを直列並列変換す
ると共に多重化するもので、各ハイウェイＨＷＯ〜ＨＷ
７は、例えば、■フレームが１２８タイムスロフトから
なり、■タイムスロットは６４　Ｋ　ｂ　／　ｓの速度
の８ビット直列のデータが挿入され、直列並列変換によ
り１タイムスロフトは８ビット並列のデータが挿入され
ることになり、且つ多重化によりｌフレームは１０２４
タイムスロフトとなる。

時間スイッチ１４は、入力内部ハイウェイ１３の１０２
４タイムスロツトに対応したアドレスを有し、クロック
信号ＣＬＫや入力フレーム信号ＦＣＫ（ｉｌ等と共に、
図示を省略したカウンタ等からの書込アドレスが加えら
れて、シーケンシャルライトの制御によって多重化デー
タが書込まれる。

又クロック信号ＣＬＫと出力フレーム信号ＦＣＫ（０）
とに従って制御メモリ１５から読出された制御データ（
続出アドレスＲＡ）によるランダムリードの制御によっ
て時間スイッチ１４からデータが読出され、出力内部ハ
イウェイ１６を介してデマルチプレクサ１７及びループ
バンクユニット１９に加えられる。

制御メモリ１５は、制御データとして、時間スイッチ１
４の続出アドレスＲＡと、その続出アドレスＲＡにより
時間スイッチ１４から読出したデータをループバンクす
るか否かを決めるループバンク信号ＬＰ　（１ビツト）
とを格納し、出力フレーム信号Ｆ　ＣＫ　（０）とクロ
ック信号ＣＬＫとに同期して制御データが読出される。

この制御データは中央制御装置（図示を省略）から書込
まれる。

デマルチプレクサ１７は、出力内部ハイウェイ１６の１
フレーム１０２４タイムスロツトの多重化データをハイ
ウェイＨＷ　Ｏ〜ＨＷ　７に分離するもので、ハイウェ
イＨＷ７により受信信号メモリ１８が接続されている。

又ループバックユニット１９は、クロックＣＬＫと出力
フレーム信号Ｆ　ＣＫ　（０１と入力フレーム信号Ｆ　
ＣＫ　（１）と制御メモリ１５からの制御データとして
のループバンク信号ＬＰとが加えられ、出力内部ハイウ
ェイ１６の多重化データを折返し、セレクタ２０を制御
して入力内部ハイウェイ１３の任意のタイムスロットに
試験データを挿入するものである。

このループハックユニット１９は、第３図に示す構成を
有するもので、２１はバッファメモリ、２２．２３はフ
リップフロップ、２４はナンド回路、２５．２６はカウ
ンタ、２７は比較回路である。バッファメモリ２１は、
クロック端子ＣＫにナンド回路２４の出力信号が加えら
れたタイミングに於ける出力内部ハイウェイ１６のタイ
ムスロットのデータをセントし、そのデータをセレクタ
２０に加えるものである。

又フリップフロップ２２は、クロック端子ＣＫにクロッ
ク信号ＣＬＫが加えられ、データ端子りにループハック
信号ＬＰが加えられた時に、出力端子Ｑが“１“となり
、ナンド回路２４を介してクロック信号ＣＬＫがバッフ
ァメモリ２１のクロック端子ＣＫに加えられる。

又カウンタ２５，２６は、ＩＯビット構成であり、出力
フレーム信号Ｆ　ＣＫ　（０１と入力フレーム信号Ｆ　
ＣＫ　（１１とに同期した出力内部ハイウェイ１６と入
力内部ハイウェイ１３との２”＝１０２４のタイムスロ
ットを示すものとなる。又フリップフロップ２３は、デ
ータ端子りにカウンタ２５のカウント内容が加えられ、
又クロック端子ＣＫにナンド回路２４の出力信号が加え
られて、バッファメモリ２１にセットしたデータのタイ
ムスロット番号をラッチすることになる。

比較回路２７は、入力フレーム信号Ｆ　ＣＫ　（ｉｌに
同期したカウンタ２６のカウント内容、即ち、入力内部
ハイウェイ１３のタイムスロット番号と、フリップフロ
ップ２３にセットされた出力内部ハイウェイ１６のタイ
ムスロット番号とを比較し、同一タイムスロット番号の
時に選択制御信号ＳＣをセレクタ２０に加える。それに
よって、セレクタ２０は、ループバックユニット１９の
バッファメモリ２１からのデータを選択して入力内部ハ
イウェイ１３のタイムスロットに挿入する。

第４図は本発明の実施例の動作説明図であり、（ａ）は
クロック信号ＣＬＫｉｂｌは入力内部ハイウェイ１３の
Ｏ〜１０２３のタイムスロット番号、（Ｃ１は制御メモ
リ１５から読出された制御データの続出アドレスＲＡ、
（ｄｌは出力内部ハイウェイ１６の０〜１０２３のタイ
ムスロット番号、（ｅｌは制御メモリ１５から読出され
た制御データのループバック信号ＬＰ、ｉｆ）は１ビツ
ト遅延させたループバック信号ＬＰ、（ｇｌはナンド回
路２４の出力信号である。

又（ｈｌ　Ｌｌ：ループバックユニット１９のバッファ
メモリ２１からセレクタ２０に加えられる試験データ、
（ｉｌは入力フレーム信号Ｆ　ＣＫ　（１）、（Ｊｌは
カウンタ２６のカウント内容（入力内部ハイウェイ１３
のタイムスロット番号）　、＋ｋ）は出力フレーム信号
Ｆ　ＣＫ　（０１、（１）はカウンタ２５のカウント内
容（出力内部ハイウェイ１６のタイムスロット番号）、
＋ｍｌはフリップフロップ２３にセットされたカウンタ
２５のカウント内容（ループバンク信号ＬＰに基づいて
ランチされた出力内部ハイウェイ１６のタイムスロット
番号）　、（ｎｌは選択制御信号５Ｃ１（０）はセレク
タ２０から時間スイッチ１４に入力される入力内部ハイ
ウェイのタイムスロット番号ヲ示す。

送信信号メモリー１２からハイウェイＨＷ　７の成るタ
イムスロットに挿入された試験データは、マルチプレク
サ１１により多重化されて、入力内部ハイウェイ１３か
らセレクタ２０に加えられ、セレクタ２０を介してハイ
ウェイＨＷ７に対応した時間スイッチ１４のアドレス７
に書込まれ、時刻ＬＯに、制御メモリ１５から読出され
た制御データの続出アドレスＲＡは７、ループバック信
号ＬＰは、（ｅ）に示すように“ｌ”となったとすると
、時間スイッチ１４のアドレス７から試験データが読出
され、（ｄ）に示すように、出力内部ハイウェイ１６の
タイムスロット番号Ｏに送出される。

又ループバック信号ＬＰは、時間スイッチ１４に加えら
れる続出アドレスＲＡに比較して、（ａｌに示すクロッ
ク信号ＣＬＫの１パルス分早くループバックユニット１
９に加えられるので、（ｆ）に示すように、フリップフ
ロップ２２により１パルス分遅延させる。それによって
、時刻ｔ１にナンド回路２４の出力信号がｆｇｌに示す
ように“０”となり、時刻ｔ２に於ける立上りによりバ
ッファメモリ２１に（ｄｌに示す出力内部ハイウェイ１
６のタイムスロット番号Ｑのデータ（ｄ）０が（ｈ）に
示すようにランチされる。

又カウンタ２５は、（ｋ）に示す出力フレーム信号Ｆ　
ＣＫ　（０）によりリセットされてクロック信号ＣＬＫ
をカウントアンプするものであり、そのカウント内容の
出力内部ハイウェイ１６のタイムスロット番号は（１）
に示すものとなる。従って、ナンド回路２４の“１′の
出力信号の立上りにより、（１）に示すカウンタ２５の
カウント内容の出力内部ハイウェイ１６のタイムスロッ
ト番号０が、フリップフロップ２３に、（ｍ）の（１）
０で示すようにラッチされる。

カウンタ２６は、時刻ｔ３の入力フレーム信号Ｆ　ＣＫ
　ｆｉ）によりリセットされ、クロック信号ＣＩ。

Ｋをカウントアツプするものであり、そのカウント内容
、即ち、入力内部ハイウェイ１３のタイムスロット番号
は（ｊ）に示すものとなり、このタイムスロット番号と
フリップフロップ２３にラッチされたタイムスロット番
号とが比較回路２７により比較される。

時刻ｔ４に於いて、カウンタ２５のカウント内容は５で
あるが、カウンタ２６のタウント内容が０となるから、
比較回路２７から比較−敗を示す選択制御信号ＳＣが＋
ｎｌに示すように“１”として出力され、セレクタ２０
に於いては、この選択制御信号ＳＣによりバッファメモ
リ２１にラッチされた試験データｆｄｌ　Ｏを、入力内
部ハイウェイ１３のタイムスロット番号Ｏに、（０）に
示すように挿入することになる。

時間スイッチ１４のアドレス７に最初に書込まれた試験
データは、出力内部ハイウェイ１６のタイムスロット番
号Ｏに読出され、ループパンクユニット１９により折返
されて、入力内部ハイウェイ１３のタイムスロット番号
０に挿入され、それによって、時間スイッチ１４のアド
レス０に書込まれることになる。そして、受信信号メモ
リ１８に転送する為の出力内部ハイウェイ１６の所定の
タイムスロット番号となるように、時間スイッチ１４か
ら読出すことになる。従って、試験データを折返して入
力内部ハイウェイ１３の任意のタイムスロットに挿入す
ることにより、時間スイッチ１４の任意のアドレスに書
込むことができるから、総ての通話路の導通試験を行う
ことが可能となる。

前述の実施例に於いて、内部ハイウェイの多重度等は更
に太き（することも可能であり、又ループバンクユニッ
ト１９の制御論理回路は、出力内部ハイウェイ１６の任
意のタイムスロットのデータを折返して入力内部ハイウ
ェイ１３のタイムスロットに挿入し得る構成であれば、
種々付加変更することができるものである。

〔発明の効果〕

以上説明したように、本発明は、１段の時間スイッチｌ
からなる時分割通話路に於いて、ループバックユニット
５を設け、出力内部ハイウェイ３から入力内部ハイウェ
イ４の任意のタイムスロットに試験データを折返して挿
入するものであり、１段の簡単な構成の時間スイッチ１
を用いた時分割通話路に於いても、比較的簡単な構成の
ループバンクユニット５を設けるだけで、総ての通話路
の導通試験を行うことができるから、時分割通話路の信
頼性を向上することができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図はループバックユニットの要部ブ
ロック図、第４図は本発明の実施例の動作説明図、第５
図は従来例のブロック図、第６図は時間スイッチの説明
図である。 １は時間スイッチ、２は制御メモリ、３は出力内部ハイ
ウェイ、４は入力内部ハイウェイ、５はループバックユ
ニットである。

Claims (1)

1. 【特許請求の範囲】 制御メモリ（２）によって制御される１段の時間スイッ
   チ（１）により、入力内部ハイウェイ（４）と出力内部
   ハイウェイ（３）との間のタイムスロットの交換を行う
   時分割通話路に、前記出力内部ハイウェイ（３）から前
   記入力内部ハイウェイ（４）にデータを折返すループバ
   ックユニット（５）を設け、 前記入力内部ハイウェイ（４）の所定のタイムスロット
   に挿入された試験データを、前記出力内部ハイウェイ（
   ３）から前記ループバックユニット（５）により折返し
   て、前記入力内部ハイウェイ（４）の任意のタイムスロ
   ットに挿入し、前記時分割通話路の導通試験を行う ことを特徴とする通話路導通試験方式。