JPH0151226B2 - - Google Patents
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- Publication number
- JPH0151226B2 JPH0151226B2 JP56084771A JP8477181A JPH0151226B2 JP H0151226 B2 JPH0151226 B2 JP H0151226B2 JP 56084771 A JP56084771 A JP 56084771A JP 8477181 A JP8477181 A JP 8477181A JP H0151226 B2 JPH0151226 B2 JP H0151226B2
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- JP
- Japan
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- test
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Links
- 230000015654 memory Effects 0.000 claims description 43
- 238000012360 testing method Methods 0.000 claims description 40
- 230000005540 biological transmission Effects 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 7
- 238000012544 monitoring process Methods 0.000 claims description 7
- 238000010998 test method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Description
【発明の詳細な説明】
本発明はデジタル伝送路と接続されるデジタル
交換機のデジタルインターフエース部において折
り返し接続を行なつた試験方式に関する。
交換機のデジタルインターフエース部において折
り返し接続を行なつた試験方式に関する。
従来デジタル交換機のデジタルインターフエー
ス部を自局内だけで折り返し試験する場合は次の
方法が考えられていた。１つの方法は複数のデジ
タルインターフエース部を使用し、その各々の伝
送路への送信側と受信側を互いに交差させて折り
返し接続し、各種接続試験を行なう方法である。
しかし、かかる方法はデジタルインターフエース
部が２回線以上必要となり、デジタル多重回線が
１回線しか設備されていない小容量デジタル交換
機においては例え送受信間で折り返したとしても
同一タイムスロツトを使用することになり接続試
験は不可能であつた。そのためデジタル多重回線
１回線のみの送受間で折り返して試験する際には
インターフエースとは別にデジタルインターフエ
ース部と同一の信号を送受出来るデジタル回線用
疑似対局試験機等を用意してデジタルインターフ
エース部の伝送路側に接続し各種接続試験しなく
てはならず不経済であつた。
ス部を自局内だけで折り返し試験する場合は次の
方法が考えられていた。１つの方法は複数のデジ
タルインターフエース部を使用し、その各々の伝
送路への送信側と受信側を互いに交差させて折り
返し接続し、各種接続試験を行なう方法である。
しかし、かかる方法はデジタルインターフエース
部が２回線以上必要となり、デジタル多重回線が
１回線しか設備されていない小容量デジタル交換
機においては例え送受信間で折り返したとしても
同一タイムスロツトを使用することになり接続試
験は不可能であつた。そのためデジタル多重回線
１回線のみの送受間で折り返して試験する際には
インターフエースとは別にデジタルインターフエ
ース部と同一の信号を送受出来るデジタル回線用
疑似対局試験機等を用意してデジタルインターフ
エース部の伝送路側に接続し各種接続試験しなく
てはならず不経済であつた。
本発明の目的はデジタル多重回線が１回線のみ
の小容量デジタル交換機でもデジタルインターフ
エース部の伝送路側での送受信端折り返しにて接
続試験を行なうデジタル交換機の試験方式を提供
することにある。
の小容量デジタル交換機でもデジタルインターフ
エース部の伝送路側での送受信端折り返しにて接
続試験を行なうデジタル交換機の試験方式を提供
することにある。
本発明は、デジタル交換器の時分割スイツチと
デジタル伝送路を接続するデジタルインターフエ
ース部の伝送路側受信端を折り返し接続して行な
うデジタル交換機の試験方式において、 前記デジタルインターフエース部は、前記伝送
路上の音声データが順次記憶されるフレームメモ
リと、前記伝送路上の監視信号が順次記憶される
監視信号メモリと、前記フレームメモリの書き込
み・読み出しアドレスを制御するフレームメモリ
アドレス制御手段と、前記監視信号メモリの書き
込み・読み出しアドレスを制御する監視信号メモ
リアドレス制御手段と、折り返し接続試験時に前
記伝送路上の置き換えるべき２つのチヤンネルに
対応するアドレスを記憶するレジスタと、該レジ
スタの出力を切り換えて出力させる試験用アドレ
ス制御回路とを備え、 前記試験時には、前記２つのチヤンネルに対応
する前記２つのメモリの読み出しタイミングある
いは書き込みタイミングにおいて、前記試験用ア
ドレス制御回路の指示によりアドレスを前記２つ
のアドレス制御手段内のアドレスカウンタの出力
から前記レジスタの出力に切り換えて前記２つの
メモリに供給して、前記２つのチヤンネルの音声
データおよび監視信号を互いに入れ替えて折り返
し接続試験を行なうことを特徴とする。
デジタル伝送路を接続するデジタルインターフエ
ース部の伝送路側受信端を折り返し接続して行な
うデジタル交換機の試験方式において、 前記デジタルインターフエース部は、前記伝送
路上の音声データが順次記憶されるフレームメモ
リと、前記伝送路上の監視信号が順次記憶される
監視信号メモリと、前記フレームメモリの書き込
み・読み出しアドレスを制御するフレームメモリ
アドレス制御手段と、前記監視信号メモリの書き
込み・読み出しアドレスを制御する監視信号メモ
リアドレス制御手段と、折り返し接続試験時に前
記伝送路上の置き換えるべき２つのチヤンネルに
対応するアドレスを記憶するレジスタと、該レジ
スタの出力を切り換えて出力させる試験用アドレ
ス制御回路とを備え、 前記試験時には、前記２つのチヤンネルに対応
する前記２つのメモリの読み出しタイミングある
いは書き込みタイミングにおいて、前記試験用ア
ドレス制御回路の指示によりアドレスを前記２つ
のアドレス制御手段内のアドレスカウンタの出力
から前記レジスタの出力に切り換えて前記２つの
メモリに供給して、前記２つのチヤンネルの音声
データおよび監視信号を互いに入れ替えて折り返
し接続試験を行なうことを特徴とする。
以下図面を参照して従来例および本発明の一実
施例を詳細に説明する。
施例を詳細に説明する。
デジタル交換機とデジタル多重伝送路とのイン
ターフエース部にはタイミング抽出、フレーム位
相同期、スリツプ制御、音声及び監視信号の組立
分離等重要な機能がある。これらの機能は交換処
理による発着信接続、通話試験等を行なう事によ
りデジタルインターフエース部の正常性が確認出
来る。ここで第１図に示す公知のデジタルインタ
ーフエース部の動作概要を特に受信側について説
明する。伝送路受信端にて受信されたデータより
クロツク抽出回路１０１にて受信データのクロツ
ク周波数を抽出するとこのクロツクを使用してフ
レーム同期回路１０２でフレーム位置が検出され
る。前記抽出クロツク及びフレーム位置情報によ
りフレームメモリ書込みアドレス制御回路１０５
はフレームメモリアドレスを制御し、伝送路デー
タを順次フレームメモリ１０３に書き込む。又、
監視信号も同様に監視信号メモリ書込みアドレス
制御回路１０７によりアドレス制御された監視信
号メモリ１０９に書き込まれる。各々メモリ１０
３，１０９に書き込まれた音声データ及び監視信
号は交換機の内部タイミングに合わせて読み出さ
れるようにフレームメモリ読出しアドレス制御回
路１１０、監視信号メモリ読出しアドレス制御回
路１０８により制御され交換機内部に取り込まれ
る。なお、位相比較回路１０６及び２面のフレー
ムメモリ１０３、セレクター１０４はスリツプ制
御の際に重要な働きをするが本発明に直接関係が
無いので説明は省略する。ここで１回線のみのデ
ジタル多重回線を有する交換機のデジタルインタ
ーフエース部の伝送路側送受信端折り返しによる
接続試験を行なう場合を考える。第４図に示すよ
うに、デジタルインターフエース部１を１つしか
備えないデジタル交換機２の試験をするときは、
デジタルインターフエース部１の送信側回路の送
信側伝送路と受信側回路の受信側伝送路とをデジ
タル交換機２の伝送路送受信端３において接続
し、デジタルインターフエース部１から出力され
た信号をそのままデジタルインターフエース部１
に入力する。デジタルインターフエース部１の発
信側回路で仮にCH1を使用して音声及び監視信
号を伝送路側に送出すると、これが折り返され受
信側では前記説明した処理によりCH1で音声及
び監視信号を識別する。しかしCH1は発信系と
して使用しているため交換機は受信側にて受信し
たCH1の監視信号を接続確認信号又は応答信号
として処理し、それ以後の各種接続は進行されな
い。従つて単に送受信端の折り返しでは交換機の
各種接続試験は出来ない。これを可能とするには
発信系と受信系の使用チヤンネルが異なるチヤン
ネルとなるようにすることが必要である。
ターフエース部にはタイミング抽出、フレーム位
相同期、スリツプ制御、音声及び監視信号の組立
分離等重要な機能がある。これらの機能は交換処
理による発着信接続、通話試験等を行なう事によ
りデジタルインターフエース部の正常性が確認出
来る。ここで第１図に示す公知のデジタルインタ
ーフエース部の動作概要を特に受信側について説
明する。伝送路受信端にて受信されたデータより
クロツク抽出回路１０１にて受信データのクロツ
ク周波数を抽出するとこのクロツクを使用してフ
レーム同期回路１０２でフレーム位置が検出され
る。前記抽出クロツク及びフレーム位置情報によ
りフレームメモリ書込みアドレス制御回路１０５
はフレームメモリアドレスを制御し、伝送路デー
タを順次フレームメモリ１０３に書き込む。又、
監視信号も同様に監視信号メモリ書込みアドレス
制御回路１０７によりアドレス制御された監視信
号メモリ１０９に書き込まれる。各々メモリ１０
３，１０９に書き込まれた音声データ及び監視信
号は交換機の内部タイミングに合わせて読み出さ
れるようにフレームメモリ読出しアドレス制御回
路１１０、監視信号メモリ読出しアドレス制御回
路１０８により制御され交換機内部に取り込まれ
る。なお、位相比較回路１０６及び２面のフレー
ムメモリ１０３、セレクター１０４はスリツプ制
御の際に重要な働きをするが本発明に直接関係が
無いので説明は省略する。ここで１回線のみのデ
ジタル多重回線を有する交換機のデジタルインタ
ーフエース部の伝送路側送受信端折り返しによる
接続試験を行なう場合を考える。第４図に示すよ
うに、デジタルインターフエース部１を１つしか
備えないデジタル交換機２の試験をするときは、
デジタルインターフエース部１の送信側回路の送
信側伝送路と受信側回路の受信側伝送路とをデジ
タル交換機２の伝送路送受信端３において接続
し、デジタルインターフエース部１から出力され
た信号をそのままデジタルインターフエース部１
に入力する。デジタルインターフエース部１の発
信側回路で仮にCH1を使用して音声及び監視信
号を伝送路側に送出すると、これが折り返され受
信側では前記説明した処理によりCH1で音声及
び監視信号を識別する。しかしCH1は発信系と
して使用しているため交換機は受信側にて受信し
たCH1の監視信号を接続確認信号又は応答信号
として処理し、それ以後の各種接続は進行されな
い。従つて単に送受信端の折り返しでは交換機の
各種接続試験は出来ない。これを可能とするには
発信系と受信系の使用チヤンネルが異なるチヤン
ネルとなるようにすることが必要である。
第２図は本発明の一実施例におけるデジタルイ
ンターフエース部の受信側の回路構成図である。
同実施例においてはデジタルインターフエース
部、受信側回路に改良（後述の試験用制御回路２
１１）を施して折り返し接続試験を可能としてお
り、したがつて、送信側回路は従来構成と全く同
じで良い。
ンターフエース部の受信側の回路構成図である。
同実施例においてはデジタルインターフエース
部、受信側回路に改良（後述の試験用制御回路２
１１）を施して折り返し接続試験を可能としてお
り、したがつて、送信側回路は従来構成と全く同
じで良い。
同図において、音声・監視データ入力が（同図
左上部）第４図の伝送路（送）受信端３に該当す
る。同実施例においては、フレームメモリ読出し
アドレス制御回路２１０及び監視信号メモリ読出
しアドレス制御回路２０８へ試験用制御回路２１
１より制御情報を送出し、ある特定のチヤンネル
のメモリ読出しタイミング時にメモリアドレスを
試験用制御回路２１１で指示する別の特定チヤン
ネルのアドレスに置き替えて読み出す事により交
換機に対する受信系の音声及び監視信号を発信系
で使用したチヤンネルとは別のチヤンネルに移す
事が出来、交換機は発信系とは別の着信呼として
処理を行ない内線着信等の接続通話試験が可能と
なる。なお、第２図におけるその他の回路２０１
〜２０７、および２０９は第１図に示す回路１０
１〜１０７、および１０９とそれぞれ同等の回路
であり説明を省略する。
左上部）第４図の伝送路（送）受信端３に該当す
る。同実施例においては、フレームメモリ読出し
アドレス制御回路２１０及び監視信号メモリ読出
しアドレス制御回路２０８へ試験用制御回路２１
１より制御情報を送出し、ある特定のチヤンネル
のメモリ読出しタイミング時にメモリアドレスを
試験用制御回路２１１で指示する別の特定チヤン
ネルのアドレスに置き替えて読み出す事により交
換機に対する受信系の音声及び監視信号を発信系
で使用したチヤンネルとは別のチヤンネルに移す
事が出来、交換機は発信系とは別の着信呼として
処理を行ない内線着信等の接続通話試験が可能と
なる。なお、第２図におけるその他の回路２０１
〜２０７、および２０９は第１図に示す回路１０
１〜１０７、および１０９とそれぞれ同等の回路
であり説明を省略する。
次に第３図を参照して本発明の回路動作を説明
する。
する。
フレームメモリ３０１はセレクタ３０２の出力
でアドレス制御されており、非試験時においては
セレクタ３０２は常時入力Ａ側がセレクトされ、
交換機タイミングに合わせてカウントされたアド
レスカウンタ３０６の出力がセレクタ３０２を経
由してフレームメモリ３０１のアドレスを指定し
ている。また、試験時においては試験用アドレス
制御回路３００がセレクタ３０２，３０３を制御
し、フレームメモリ３０１のリードアドレスを制
御する。一例として伝送路よりCH1で入つて来
た音声データをCH3の音声データとして、また
CH3で入つて来た音声データをCH1の音声デー
タとして交換機に取り込ませる場合を考えると、
試験用アドレス制御回路３００はアドレスカウン
タ３０６の出力を監視しフレームメモリ３０１の
CH1の読み出しアドレスになつた時セレクタ３
０２を入力Ａから入力Ｂに切り替え、又セレクタ
３０３を入力Ａに切り替えるとレジスタ３０５に
あらかじめ設定されていたCH3のアドレス情報
がセレクタ３０３，３０２を通してフレームメモ
リ３０１に出力されフレームメモリ３０１は
CH1のタイミングにCH3の音声データを交換機
内部へ送り出す事となる。同様にアドレスカウン
タ３０６の出力がCH3のアドレスになつた時は
試験用アドレス制御回路３００はセレクタ３０２
をＡからＢへ切り換え、又セレクタ３０３を入力
Ｂ側に切り替える。今度はレジスタ３０４にあら
かじめ設定されていたCH1のアドレス情報がセ
レクタ３０３，３０２を通してフレームメモリ３
０１に出力されフレームメモリ３０１はCH3の
タイミングにCH1の音声データを出力する事に
なる。
でアドレス制御されており、非試験時においては
セレクタ３０２は常時入力Ａ側がセレクトされ、
交換機タイミングに合わせてカウントされたアド
レスカウンタ３０６の出力がセレクタ３０２を経
由してフレームメモリ３０１のアドレスを指定し
ている。また、試験時においては試験用アドレス
制御回路３００がセレクタ３０２，３０３を制御
し、フレームメモリ３０１のリードアドレスを制
御する。一例として伝送路よりCH1で入つて来
た音声データをCH3の音声データとして、また
CH3で入つて来た音声データをCH1の音声デー
タとして交換機に取り込ませる場合を考えると、
試験用アドレス制御回路３００はアドレスカウン
タ３０６の出力を監視しフレームメモリ３０１の
CH1の読み出しアドレスになつた時セレクタ３
０２を入力Ａから入力Ｂに切り替え、又セレクタ
３０３を入力Ａに切り替えるとレジスタ３０５に
あらかじめ設定されていたCH3のアドレス情報
がセレクタ３０３，３０２を通してフレームメモ
リ３０１に出力されフレームメモリ３０１は
CH1のタイミングにCH3の音声データを交換機
内部へ送り出す事となる。同様にアドレスカウン
タ３０６の出力がCH3のアドレスになつた時は
試験用アドレス制御回路３００はセレクタ３０２
をＡからＢへ切り換え、又セレクタ３０３を入力
Ｂ側に切り替える。今度はレジスタ３０４にあら
かじめ設定されていたCH1のアドレス情報がセ
レクタ３０３，３０２を通してフレームメモリ３
０１に出力されフレームメモリ３０１はCH3の
タイミングにCH1の音声データを出力する事に
なる。
なお、第２図、第３図において、試験情報は、
例えば、ハード的にキースイツチ類で入力する
か、ソフト的にCPU等で入力される。
例えば、ハード的にキースイツチ類で入力する
か、ソフト的にCPU等で入力される。
以上、本発明の一実施例においては音声データ
を記憶するフレームメモリについて説明したが監
視信号メモリもこれと同様の原理でデータのタイ
ムスロツトを移し替えることが出来る。また、上
記の説明はフレームメモリ、監視信号メモリとも
読み出しアドレスを制御する形で行なつたが、逆
に書き込みアドレスを制御しても同等な効果が得
られる。
を記憶するフレームメモリについて説明したが監
視信号メモリもこれと同様の原理でデータのタイ
ムスロツトを移し替えることが出来る。また、上
記の説明はフレームメモリ、監視信号メモリとも
読み出しアドレスを制御する形で行なつたが、逆
に書き込みアドレスを制御しても同等な効果が得
られる。
本発明は以上説明したようにデジタルインター
フエース部の伝送路側での送受信端折り返し試験
をする際に特別な試験機を使用する事なく、試験
を行なえ、且つ最小一回線のみのデジタルインタ
ーフエース部の試験も可能とするものである。
フエース部の伝送路側での送受信端折り返し試験
をする際に特別な試験機を使用する事なく、試験
を行なえ、且つ最小一回線のみのデジタルインタ
ーフエース部の試験も可能とするものである。
第１図は公知のデジタルインターフエース部の
受信側回路構成図、第２図は本発明を適用したデ
ジタルインターフエース部の受信側回路構成図、
第３図は本発明の試験回路の詳細を示すブロツク
図、第４図はデジタルインターフエース部を１つ
しか備えないデジタル交換機の折り返し接続試験
の接続経路を示す図である。 ２１０：フレームメモリリードアドレス制御回
路、２１１：試験用制御回路、３００：試験用ア
ドレス制御回路、３０１：フレームメモリ、３０
２：セレクタ、３０３：セレクタ、３０４：レジ
スタ、３０５：レジスタ、３０６：アドレスカウ
ンタ。
受信側回路構成図、第２図は本発明を適用したデ
ジタルインターフエース部の受信側回路構成図、
第３図は本発明の試験回路の詳細を示すブロツク
図、第４図はデジタルインターフエース部を１つ
しか備えないデジタル交換機の折り返し接続試験
の接続経路を示す図である。 ２１０：フレームメモリリードアドレス制御回
路、２１１：試験用制御回路、３００：試験用ア
ドレス制御回路、３０１：フレームメモリ、３０
２：セレクタ、３０３：セレクタ、３０４：レジ
スタ、３０５：レジスタ、３０６：アドレスカウ
ンタ。
Claims (1)
- 【特許請求の範囲】 １ デジタル交換機の時分割スイツチとデジタル
伝送路を接続するデジタルインタフエース部の伝
送路側受信端を折り返し接続して行なうデジタル
交換機の試験方式において、 前記デジタルインタフエース部は、前記伝送路
上の音声データが順次記憶されるフレームメモリ
と、前記伝送路上の監視信号が順次記憶される監
視信号メモリと、前記フレームメモリの書き込
み・読み出しアドレスを制御するフレームメモリ
アドレス制御手段と、前記監視信号メモリの書き
込み・読み出しアドレスを制御する監視信号メモ
リアドレス制御手段と、折り返し接続試験時に前
記伝送路上の置き換えるべき２つのチヤンネルに
対応するアドレスを記憶するレジスタと、該レジ
スタの出力を切り換えて出力させる試験用アドレ
ス制御回路とを備え、 前記試験時には、前記２つのチヤンネルに対応
する前記２つのメモリの読み出しタイミングある
いは書き込みタイミングにおいて、前記試験用ア
ドレス制御回路の指示によりアドレスを前記２つ
のアドレス制御手段内のアドレスカウンタの出力
から前記レジスタの出力に切り換えて前記２つの
メモリに供給して、前記２つのチヤンネルの音声
データおよび監視信号を互いに入れ替えて折り返
し続続試験を行なうことを特徴とするデジタル交
換機の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084771A JPS57199363A (en) | 1981-06-02 | 1981-06-02 | Testing circuit of digital switchboard |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084771A JPS57199363A (en) | 1981-06-02 | 1981-06-02 | Testing circuit of digital switchboard |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57199363A JPS57199363A (en) | 1982-12-07 |
| JPH0151226B2 true JPH0151226B2 (ja) | 1989-11-02 |
Family
ID=13839936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56084771A Granted JPS57199363A (en) | 1981-06-02 | 1981-06-02 | Testing circuit of digital switchboard |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57199363A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728569B1 (ko) | 2005-12-28 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 출력 회로 |
-
1981
- 1981-06-02 JP JP56084771A patent/JPS57199363A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57199363A (en) | 1982-12-07 |
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