JP2754684B2 - 通信回線試験装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信回線の試験装置に関し、特に任意に変
化させた送受信エレメントのタイミングに同期してデー
タ送信することにより、被試験端末の送受信限界能力等
を試験することが可能な通信回線試験装置に関するもの
である。

〔従来の技術〕

従来の通信回線試験装置としては、例えば、特開昭62
−43938号公報に記載された装置のように、送受信デー
タの同期検定回路とフレームデータの処理回路と送受信
データの送信回路とを備えて、プロトコル上の異常状態
や異常シーケンスを簡単に発生できるようにしている。

〔発明が解決しようとする課題〕 従来の試験装置では、前述のようにデータの削除、挿
入、変更等を行うことにより、プロトコル上の異常状態
や異常シーケンスを発生させている。

しかしながら、入力送受信エレメントタイミングと出
力送受信エレメントタイミングとは同じものであるた
め、送受信エレメントタイミングを任意に制御すること
はできず、例えばデータの任意の位置から任意の送受信
エレメントタイミングに可変することができないという
問題があった。

本発明の目的は、このような従来の課題を解決し、送
受信エレメントタイミングを任意に可変することがで
き、それにより送受信限界能力やアンダーラン、オーバ
ーラン、および異常電文受信のテストを行うことができ
る通信回線試験装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の通信回線試験装置
は、送受信エレメントタイミングに同期してデータ伝送
を行う通信装置の試験装置において、受信した電文から
試験項目および試験パラメータを識別するデータ識別手
段と、該電文のデータを蓄積するメモリと、上記試験パ
ラメータにより任意の周波数のクロックを発生する可変
クロック発生手段とを有し、受信した電文から上記デー
タ識別手段が試験項目を識別すると、上記パラメータに
より指定されたデータ中の任意の位置から上記可変クロ
ック発生手段で発生したクロックに切替えて、該クロッ
クに同期して上記メモリからデータを読み出し、該デー
タと該クロックを送受信エレメントタイミングとして被
試験端末に送信することにより、該被試験端末の送信時
のアンダーラン、受信時のオーバーラン、および異常電
文受信の各性能を試験することに特徴がある。

〔作用〕

本発明の試験装置では、データ識別回路を設けて、こ
れによりデータの開始および終了、試験項目およびパラ
メータデータを識別する。また、このデータ識別回路に
より、試験項目やパラメータで指定するデータの任意の
位置から任意のクロックに切替える。また、データを蓄
積するメモリおよびこのメモリの書き込みと読み出しを
制御するメモリ制御回路を設ける。すなわち、データ識
別回路は、データの開始と終了を検出して、その間のデ
ータのビット数をカウントする。また、このデータ識別
回路は、通信回線上に送られてきた電文中における試験
項目、パラメータの有無を識別して、試験項目、パラメ
ータが有る場合には、データの中から試験項目・パラメ
ータを検出しこれを記憶する。入力された電文中のデー
タも、メモリに蓄積する。データ識別回路がデータの終
了を識別すると、メモリに蓄積されたデータが順次読み
出される。パラメータで指定されたデータの任意の位置
から、入力された送受信エレメントタイミングを可変ク
ロックに切替えることにより、任意の送受信エレメント
タイミングに同期してデータを送信するので、送信デー
タ切れ等の誤動作が防止される。これにより、被試験端
末に対する送信時のアンダーランテスト、受信時のオー
バーランテスト、および送受信限界テスト等を実施する
ことができる。

次に、異常電文受信テストの場合には、メモリに予め
試験項目で指定した任意の異常な送信データを書いてお
く。入力されるデータは受信してもそのまま捨ててしま
い、このデータ識別回路が電文の入力を識別すると、パ
ラメータで指定された任意の送受信エレメントタイミン
グに同期してデータを送信する。このメモリに異常電文
等のデータを書くことにより、異常電文の送信を行うこ
とができる。被試験端末でこの異常電文を受信すること
により、完全に受信できたか否かを調べる。

また、送受信限界能力を試験する場合等で、簡単に高
速の送受信エレメントタイミングに同期してデータを送
信するためには、入力されたデータを最初の期間では入
力された送受信エレメントタイミングに同期して出力す
るが、パラメータで指定されたデータの任意の位置から
入力された送受信エレメントタイミングを高速クロック
に切替える。この時点から出力するデータは、‘0'また
は‘1'の固定とする。これによって、任意の送受信エレ
メントタイミングに同期してデータを送信することが可
能となる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明す
る。

第２図は、本発明の通信回線試験装置を含むネットワ
ークの系統図である。

第２図において、１は通信制御装置（CCU）または端
末装置、２は本発明による通信回線試験装置、３は端末
装置または通信制御装置、４は回線インタフェースであ
る。ここで、回線インタフェース４としては、周知のHD
LC伝送手順またはSYN同期伝送手順をサポートするV.24
インタフェース、X.21インタフェース、あるいは高速デ
ィジタル回線インタフェース等がある。

通信制御装置１から送られた電文は、送受信エレメン
トタイミングに同期して出力された後、回線インタフェ
ース４を経由して通信回線試験装置２に到達する。通信
回線試験装置２では、その電文の回線速度、データを変
化させ、回線インタフェース４を介して被試験端末装置
３に送出する。端末装置３から通信制御装置１に向って
送られる電文も、全く同じように通信回線試験装置２を
経由して転送される。この場合には、通信制御装置１が
被試験装置となる。

第１図は、本発明の一実施例を示す通信回線試験装置
のブロック図である。

回線インタフェース４を介して送られてくる電文は、
データと送受信エレメントタイミングの２種類である。
5,6はそれぞれ入力データと送受信エレメントタイミン
グを受信するレシーバ、７は入力データの試験項目やデ
ータの開始終了等を識別するデータ識別回路、８はメモ
リへの書き込み、読み出しを制御するメモリ制御回路、
９はクロックのセレクタ、10は可変クロック発生回路、
11はメモリ書き込みレジスタ、12は入力データを蓄積す
るメモリ、13はメモリ読み出しレジスタ、14,15はそれ
ぞれデータと送受信エレメントタイミングを出力するト
ランスミッタである。

通信回線試験装置内では、入力データは、レシーバ
５、メモリ書き込みレジスタ11、メモリ12、メモリ読み
出しレジスタ13、トランスミッタ14の順序で転送され
る。また、送受信エレメントタイミングは、レシーバ
６、セレクタ９、トランスミッタ15の順序で転送され
る。

データ識別回路７は、試験項目およびパラメータを記
憶するレジスタを備えており、これらのレジスタへの書
き込み方法は２つあって、１つは、通信回線試験装置２
において書き込む方法であり、他の１つは、回線インタ
フェース４から送られてくるデータの中から試験項目お
よびパラメータを識別して自動的に書き込む方法であ
る。回線インタフェース４から送られてくる電文は、HD
LCに従って、フラグ（Ｆ）、送受信アドレス（Ａ）、コ
ントロール（Ｃ）、データ、チェック（FCS）およびフ
ラグ（Ｆ）の順序で受信される。コントロール（Ｃ）の
中のコマンドのフイールドに試験項目が、またそれに続
いているパラメータのフィールドに実行回数、時間、切
替えるクロック周波数等が書き込まれている。

このデータ識別回路７が自動的に試験項目とパラメー
タをレジスタに書き込むことにより、通信制御装置１か
らデータを送出するだけで自動的に通信回線試験装置２
を動作させることが可能である。また、このデータ識別
回路７は、データの開始と終了を識別する機能と、デー
タのビット数をカウントする機能を備え、かつセレクタ
９の制御も行う。データのビット数をカウントすること
により、受信フレーム中のF,A,C,FCS等のフィールドを
識別する。

メモリ制御回路８は、メモリ12への書き込みと読み出
しのタイミングの制御と、アドレスの制御を行う。

以下、通信制御装置および端末装置等の送受信限界能
力、アンダーラン、オーバーラン、異常電文受信テスト
および送受信エレメントタイミング断テストを、回線イ
ンタフェース４から送られてくるデータの中からコマン
ド、パラメータを識別して、自動的に行う場合を説明す
る。なお、アンダーランテストは、被試験端末が送られ
てくる送信エレメントタイミングに同期してデータを送
信する際に、エレメントタイミングが早過ぎることによ
り、送信器にデータをセットアップする動作が追従でき
なる限界を試験するものである。また、オーバーランテ
ストは、上記とは逆に送られてくる受信エレメントタイ
ミングに同期してデータを受信する際に、エレメントタ
イミングが早過ぎることにより、受信器に受信データを
セットする動作が追従できなくなる限界を試験するもの
である。また、送受信限界能力テストは、上記アンダー
ラン、オーバーランの各テストと殆んど同じである。

先ず、通信制御装置１から、データの中に試験項目と
パラメータを含むことを意味する暗号、試験項目、およ
びパラメータが書き込まれた電文を送出する。試験項目
は受信能力限界、異常電文受信、オーバーラン、アンダ
ーラン、送受信エレメントタイミング断、等を指定し
て、パラメータにより実行回数、時間、切替えるクロッ
クの周波数、クロックを切替えるデータの位置等を指定
する。

通信回線試験装置２のデータ識別回路７は、この電文
が試験項目とパラメータを含むデータであることを識別
すると、これらの試験項目、パラメータを試験項目・パ
ラメータ記憶用のレジスタに書き込む。通信回線試験装
置２は、この試験項目とパラメータを含む電文には試験
等の特別な作用は行わず、次に送られてくる電文から指
定された試験を行う。

（イ）先ず、試験項目が送受信限界能力テストの場合に
は、回線インタフェース４から入力されたデータは、レ
シーバ５、書き込みレジスタ11を通過してメモリ12に蓄
積される。そして、データ識別回路７がデータの終了を
識別すると、メモリ12に蓄積されたデータ順次読み出さ
れる。そして、パラメータで指定されたデータの任意の
位置から、入力された送受信エレメントタイミングを可
変クロック発生回路10のタイミングに切替えることによ
り、任意の送受信エレメントタイミングに同期されたデ
ータがメモリ読み出しレジスタ13、トランスミッタ14を
通過して回線インタフェース４に出力される。

第３図および第４図は、第１図における入力電文と出
力電文のタイムチャートである。

第３図では、1,0,1,0,・・・・のデータが３ビット目
から４倍の送受信エレメントタイミングに同期して出力
される場合が示されている。

（ロ）試験項目が異常電文受信テストの場合には、予め
ロングフレーム、ショートフレーム、端数ビット、ゴミ
付電文等の異常な電文（正常な電文でもよい）をメモリ
12に書き込んでおく。HDLCのフレームは、Ａフィールド
からFCSフィールドまで通常４バイトであるため、これ
以上の長さを持つフレームをロングフレーム、これ以下
のフレームをショートフレームと呼ぶ。また、通常８ビ
ットごとのデータで送受信されるので、８ビットに満た
ないビットを端数ビットと呼ぶ。また、回線や空中にフ
レームを送信すると、雑音等を付加して受信されること
があり、これをゴミ付電文と呼ぶ。

回線インタフェース４から入力されたデータはメモリ
書き込みレジスタ11で捨てられ、同時にデータ識別回路
７がデータの入力を識別すると、メモリ12に書き込まれ
ている異常な電文が順次読み出されて、メモリ読み出し
レジスタ13、トランスミッタ14を通って回線インタフェ
ース４に出力される。この異常電文は、被試験端末装置
３において受信される。なお、異常電文を出力する送受
信エレメントタイミングは、パラメータで任意に指定す
ることができる。

（ハ）指定項目が、アンダーラン、オーバーランの場合
には、送受信限界テストで説明した方法により、切替え
るクロックの周波数を上げることにより可能となる。す
なわち、回線インタフェース４から入力されたデータ
を、レシーバ５、書き込みレジスタ11を通過してメモリ
12に蓄積する。データ識別回路７がデータの終了を識別
すると、メモリ12に蓄積されているデータを順次読み出
す。その時、パラメータで指定されたデータの任意の位
置から、入力された送受信エレメントタイミングを可変
クロック発生回路10の発生クロックに切替えることによ
り、メモリ12から読み出したデータをそのクロックに同
期して読み出しレジスタ13、トランスミッタ14を通過し
て回線インタフェース４に出力する。クロック周波数を
上昇していくと、データが正常に送受信できなくなるた
め、第４図に示すように、送受信エレメントタイミング
を途中から高速度に切替えると同期に、送信データをハ
イレベルか、またはローレベルの固定して送信する。

（ニ）試験項目が、送受信エレメントタイミング断の場
合には、パラメータで指定したデータの位置から、指定
時間クロックを止めることによりテストが可能となる。

なお、簡単に高速の送受信エレメントタイミングに同
期してデータを送信するためには、前述のように、指定
したデータの任意の位置から入力された送受信エレメン
トタイミングを可変クロック発生回路10で発生したクロ
ックに切替えると同時に、データのレベルを固定させ
る。

第４図では、‘1,0,1,0,・・・・’と入力されたデー
タを、３ビット目から出力データを‘0'に固定して、入
力の４倍の送受信エレメントタイミングで出力した場合
を示している。

第５図は、本発明の試験動作のフローチャートであ
る。

試験が開始されると、先ず通信制御装置（または端末
装置）から試験項目および試験パラメータを含む電文を
通信回線試験装置に送信する（ステップ101）。試験装
置のレシーバが送られた電文を受信するとデータ識別回
路でこの電文に含まれる試験項目およびパラメータを識
別し（ステップ102）、異常電文テストでなければ、デ
ータ識別回路に付属するレジスタに、パラメータである
試験実行回数、時間、クロック周波数、クロック変更デ
ータ位置、および試験項目を書き込む（ステップ10
3）。そして、次に送られる電文を待つ（ステップ10
4）。次の電文を受信すると、電文のデータをメモリに
格納する（ステップ105）。ここで、パラメータの指定
した周波数に可変クロック発生回路の周波数を変更する
（ステップ108）。もし、異常電文テストであれば（ス
テップ102）。予め書き込んでおいたメモリの異常デー
タを読み出す（ステップ106,107,109）。それ以外のテ
ストのときには、メモリに格納された受信データを読み
出し（ステップ109）、クロック変更位置になった時点
で、変更されたクロックタイミングに同期してデータと
エレメントタイミング信号を送信する（ステップ110,11
2）。被試験端末では、このデータを、送られてきたエ
レメントタイミングで受信してオーバーランテストを行
う。もし、受信できないときには、オーバーランが発生
したことを示すアポートが返送されるので、試験装置で
はこれを受信したか否かを判断する（ステップ113）。
受信したならば、クロックを前に戻して遅いエレメント
タイミングを送信する（ステップ114）。一方、被試験
端末から送信する場合には、試験装置から送られたエレ
メントタイミングに同期してデータを送信するので、そ
のデータを試験装置で受信する（ステップ113）。そし
て、アンダーランが発生したときには、アポートが送信
されるので、試験装置においてこれを受信する（ステッ
プ113）。これにより、クロックを前の低周波に戻す
（ステップ114）。

このようにして、被試験装置である通信制御装置や端
末装置が受信動作に入ってから、急速に高負荷をかける
ことができ、高速な装置についても、オーバーラン、ア
ンダーランをテストすることが可能である。

〔発明の効果〕

以上説明したように、本発明によれば、試験装置内で
送受信エレメントタイミングを任意に可変にして、その
タイミングに同期してデータを送信することにより、被
試験装置や端末装置の送受信に関する限界能力をテスト
することができる。さらに、試験装置内のメモリに任意
に書き込んだデータを送出して、受信側の装置でこれを
受信させることにより、異常電文の受信テストも可能で
あるため、製品の品質検査を工場内で行うことが可能と
なる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す通信回線試験装置のブ
ロック図、第２図は本発明を適用するための通信ネット
ワークの構成図、第３図および第４図は第１図における
入力電文と出力電文のタイムチャート、第５図は本発明
の試験動作のフローチャートである。 1:通信制御装置（または端末装置）、2:通信回線試験装
置、3:端末装置（または通信制御装置）、5,6:レシー
バ、7:データ識別回路、8:メモリ制御回路、9:セレク
タ、10:可変クロック発生回路、11:メモリ書き込みレジ
スタ、12:メモリ、13:メモリ読み出しレジスタ、14,15:
トランスミッタ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】送受信エレメントタイミングに同期してデ
   ータ伝送を行う通信装置の試験装置において、受信した
   電文から試験項目および試験パラメータを識別するデー
   タ識別手段と、該電文のデータを蓄積するメモリと、上
   記試験パラメータにより任意の周波数のクロックを発生
   する可変クロック発生手段とを有し、受信した電文から
   上記データ識別手段が試験項目を識別すると、上記パラ
   メータにより指定されたデータ中の任意の位置から上記
   可変クロック発生手段で発生したクロックに切替えて、
   該クロックに同期して上記メモリからデータを読み出
   し、該データと該クロックを送受信エレメントタイミン
   グとして被試験端末に送信することにより、該被試験端
   末の送信時のアンダーラン、受信時のオーバーラン、お
   よび異常電文受信の各性能を試験することを特徴とする
   通信回線試験装置。