JPH06350590A - Ｃｄｔ受信回路 - Google Patents
Ｃｄｔ受信回路Info
- Publication number
- JPH06350590A JPH06350590A JP5141071A JP14107193A JPH06350590A JP H06350590 A JPH06350590 A JP H06350590A JP 5141071 A JP5141071 A JP 5141071A JP 14107193 A JP14107193 A JP 14107193A JP H06350590 A JPH06350590 A JP H06350590A
- Authority
- JP
- Japan
- Prior art keywords
- word
- cdt
- clock
- signal
- general
- Prior art date
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- Withdrawn
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】各種のＣＤＴ（サイクリック・ディジタル・ト
ランスミッション）信号を、汎用のシリアルコントロー
ラで受信してコンピュータに送出可能とする。 【構成】クロック再生回路３から出力する受信タイミン
グクロック１０３を同期ワード検出回路１０に与え同期
ワードを検出し、ゲート回路（Ｂ）４０を介して汎用シ
リアルコントローラ４のＲＸＣ端子に出力し受信動作を
開始する。カウンタ（Ａ）２０はＣＤＴシリアル信号１
０１の１ワード分のビットカウントを行うとカウンタ出
力が０から１に変化しセレクタ５０がＢ側に切り替わ
る。カウンタ（Ｂ）６０で汎用シリアルコントローラ４
のＲＸＣへ入力する高速クロック数をカウントし１ワー
ド終了でカウンタ（Ａ）２０がリセットされ出力が０に
戻り、セレクタ５０がＡ側に切り替わってＲＸＣは元の
受信タイミングクロックに戻り、１ワードの各ビットは
データバス上の固定したビット位置に現れる。
ランスミッション）信号を、汎用のシリアルコントロー
ラで受信してコンピュータに送出可能とする。 【構成】クロック再生回路３から出力する受信タイミン
グクロック１０３を同期ワード検出回路１０に与え同期
ワードを検出し、ゲート回路（Ｂ）４０を介して汎用シ
リアルコントローラ４のＲＸＣ端子に出力し受信動作を
開始する。カウンタ（Ａ）２０はＣＤＴシリアル信号１
０１の１ワード分のビットカウントを行うとカウンタ出
力が０から１に変化しセレクタ５０がＢ側に切り替わ
る。カウンタ（Ｂ）６０で汎用シリアルコントローラ４
のＲＸＣへ入力する高速クロック数をカウントし１ワー
ド終了でカウンタ（Ａ）２０がリセットされ出力が０に
戻り、セレクタ５０がＡ側に切り替わってＲＸＣは元の
受信タイミングクロックに戻り、１ワードの各ビットは
データバス上の固定したビット位置に現れる。
Description
【０００１】
【産業上の利用分野】本発明はＣＤＴ受信回路に関し、
特にＣＤＴ（Ｃｙｃｌｉｃ ＤｉｇｉｔａｌＴｒａｎｓ
ｍｉｓｓｉｏｎ，サイクリック・ディジタル・トランス
ミッション）方式を利用する遠方監視制御装置における
ＣＤＴシリアル信号を受信するＣＤＴ受信回路に関す
る。
特にＣＤＴ（Ｃｙｃｌｉｃ ＤｉｇｉｔａｌＴｒａｎｓ
ｍｉｓｓｉｏｎ，サイクリック・ディジタル・トランス
ミッション）方式を利用する遠方監視制御装置における
ＣＤＴシリアル信号を受信するＣＤＴ受信回路に関す
る。
【０００２】
【従来の技術】遠方監視制御装置において複数の情報を
所定の順序で時分割しこれを一定周期で繰り返し伝送す
るＣＤＴ方式においては、１ワード当たりのビット長は
４４、６４ビット等各種存在し、このＣＤＴシリアル信
号の受信回路を実現する２種類の方式がある。第１の方
式は各１ワード当りのビット長に合わせて専用回路で対
応する方式、第２の方式は汎用シリアルコントローラＩ
Ｃを使用しソフトウェアのビット操作によって対応する
方式である。
所定の順序で時分割しこれを一定周期で繰り返し伝送す
るＣＤＴ方式においては、１ワード当たりのビット長は
４４、６４ビット等各種存在し、このＣＤＴシリアル信
号の受信回路を実現する２種類の方式がある。第１の方
式は各１ワード当りのビット長に合わせて専用回路で対
応する方式、第２の方式は汎用シリアルコントローラＩ
Ｃを使用しソフトウェアのビット操作によって対応する
方式である。
【０００３】
【発明が解決しようとする課題】ＣＤＴシリアル信号を
受信する上述した第１の方式は、１ワード当りのビット
長に合わせて専用ハードウェアを設けるため回路規模が
大きくなり、かつ個別に設計、製造するためにコストア
ップとなるという問題点がある。
受信する上述した第１の方式は、１ワード当りのビット
長に合わせて専用ハードウェアを設けるため回路規模が
大きくなり、かつ個別に設計、製造するためにコストア
ップとなるという問題点がある。
【０００４】また第２の方式は、任意ビット長に対して
同一のハードウェアで対応可能であるが、ビット長が８
の倍数でない場合には、ビット位置がずれていくのでビ
ット位置の補正（ビットシフト補正）をソフトウェアで
行なう必要があり、このソフトウェアの処理速度の制約
のために高速な受信および多重回線受信処理が困難であ
るという問題点がある。
同一のハードウェアで対応可能であるが、ビット長が８
の倍数でない場合には、ビット位置がずれていくのでビ
ット位置の補正（ビットシフト補正）をソフトウェアで
行なう必要があり、このソフトウェアの処理速度の制約
のために高速な受信および多重回線受信処理が困難であ
るという問題点がある。
【０００５】本発明の目的は上述した問題点を解決し、
簡素な構成でビット位置の補正を可能とし、かつ高速受
信および多重回線受信を著しく容易としたＣＤＴ受信回
路を提供することにある。
簡素な構成でビット位置の補正を可能とし、かつ高速受
信および多重回線受信を著しく容易としたＣＤＴ受信回
路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の回路は、遠隔監
視制御装置におけるサイクリック・ディジタル・トラン
スミッションによるＣＤＴシリアル受信信号のビット速
度よりも十分高速なクロックを出力する発振器と、前記
ＣＤＴシリアル受信信号の変化点から受信タイミングク
ロックを抽出するクロック再生回路と、前記ＣＤＴシリ
アル受信信号と前記受信タイミングクロックとを入力し
前記受信タイミングクロックの制御のもとに前記ＣＤＴ
シリアル信号を送出する汎用シリアルコントローラとを
備えたＣＤＴ受信回路において、前記ＣＤＴシリアル信
号と前記受信タイミングクロックを入力して同期ワード
を検出する同期ワード検出手段と、前記同期ワード検出
直後から前記汎用シリアルコントローラの前記受信タイ
ミングクロック入力として１ワード分のビット数を係数
している間は前記クロック再生回路の出力する前記受信
タイミングクロックを供給し前記１ワード分のビット数
の計数が終了したあとのバイトの境界までの間は前記発
振器の出力する前記高速クロックを供給しかつバイトの
境界を越えて再び前記１ワード分のビット数を計数して
いる間は再び前記クロック再生回路の出力する前記受信
タイミング信号を供給することを繰り返して前記汎用シ
リアルコントローラの負荷側のコンピュータが常時ビッ
ト同期を確保してワードごとにデータを読み取ることを
可能とした受信処理手段とを備える。
視制御装置におけるサイクリック・ディジタル・トラン
スミッションによるＣＤＴシリアル受信信号のビット速
度よりも十分高速なクロックを出力する発振器と、前記
ＣＤＴシリアル受信信号の変化点から受信タイミングク
ロックを抽出するクロック再生回路と、前記ＣＤＴシリ
アル受信信号と前記受信タイミングクロックとを入力し
前記受信タイミングクロックの制御のもとに前記ＣＤＴ
シリアル信号を送出する汎用シリアルコントローラとを
備えたＣＤＴ受信回路において、前記ＣＤＴシリアル信
号と前記受信タイミングクロックを入力して同期ワード
を検出する同期ワード検出手段と、前記同期ワード検出
直後から前記汎用シリアルコントローラの前記受信タイ
ミングクロック入力として１ワード分のビット数を係数
している間は前記クロック再生回路の出力する前記受信
タイミングクロックを供給し前記１ワード分のビット数
の計数が終了したあとのバイトの境界までの間は前記発
振器の出力する前記高速クロックを供給しかつバイトの
境界を越えて再び前記１ワード分のビット数を計数して
いる間は再び前記クロック再生回路の出力する前記受信
タイミング信号を供給することを繰り返して前記汎用シ
リアルコントローラの負荷側のコンピュータが常時ビッ
ト同期を確保してワードごとにデータを読み取ることを
可能とした受信処理手段とを備える。
【０００７】また本発明の回路は、前記汎用シリアルコ
ントローラの負荷側のコンピュータの入力する受信デー
タビットの１ワードに引き続く次の１ワードまでの区間
を前記発振器の出力するクロックに割り当てるものとし
た構成を有する。
ントローラの負荷側のコンピュータの入力する受信デー
タビットの１ワードに引き続く次の１ワードまでの区間
を前記発振器の出力するクロックに割り当てるものとし
た構成を有する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成図である。
図１に示すＣＤＴ受信回路は、本発明に直接かかわる受
信処理回路１と、ＣＤＴシリアル信号１０１よりも十分
高速なクロック１０２を出力する発振器２と、ＣＤＴシ
リアル信号１０１の変化点にもとづいて受信タイミング
クロック１０３を抽出，出力するクロック再生回路３
と、受信タイミングクロック１０３の制御のもとにＣＤ
Ｔシリアル信号の送出をコントロールする汎用シリアル
コントローラ４とを有し、図１にはまたＣＤＴシリアル
信号１０１にもとづいて遠隔監視制御処理を行なうコン
ピュータ１００を併記して示す。
図１に示すＣＤＴ受信回路は、本発明に直接かかわる受
信処理回路１と、ＣＤＴシリアル信号１０１よりも十分
高速なクロック１０２を出力する発振器２と、ＣＤＴシ
リアル信号１０１の変化点にもとづいて受信タイミング
クロック１０３を抽出，出力するクロック再生回路３
と、受信タイミングクロック１０３の制御のもとにＣＤ
Ｔシリアル信号の送出をコントロールする汎用シリアル
コントローラ４とを有し、図１にはまたＣＤＴシリアル
信号１０１にもとづいて遠隔監視制御処理を行なうコン
ピュータ１００を併記して示す。
【００１０】また受信処理回路１は、同期ワード検出手
段を構成する同期ワード検出回路１０と、受信処理手段
を構成するプログラマブルカウンタ（Ａ）２０、ＡＮＤ
ゲート３０および４０、セレクタ５０およびプログラマ
ブルカウンタ（Ｂ）６０とを有する。
段を構成する同期ワード検出回路１０と、受信処理手段
を構成するプログラマブルカウンタ（Ａ）２０、ＡＮＤ
ゲート３０および４０、セレクタ５０およびプログラマ
ブルカウンタ（Ｂ）６０とを有する。
【００１１】次に、本実施例の動作について説明する。
【００１２】受信処理回路１は、ＣＤＴシリアル信号１
０１の信号速度の１００倍程度の高速なクロック１０２
を出力する発振器２と、ＣＤＴシリアル信号１０１の変
化点にもとづいてＣＤＴシリアル信号１０１の受信タイ
ミングクロック１０３を抽出するクロック再生回路３
と、汎用シリアルコントローラ４に接続されている。
０１の信号速度の１００倍程度の高速なクロック１０２
を出力する発振器２と、ＣＤＴシリアル信号１０１の変
化点にもとづいてＣＤＴシリアル信号１０１の受信タイ
ミングクロック１０３を抽出するクロック再生回路３
と、汎用シリアルコントローラ４に接続されている。
【００１３】クロック再生回路３から出力する受信タイ
ミングクロック３０１を同期ワード検出回路１０に与
え、同期ワード１０４が検出されるとＡＮＤゲート４０
から受信タイミングクロック１０３がセレクタ５０を介
して汎用シリアルコントローラ４のＲＸＣ端子に出力さ
れて、受信動作が開始される。このあとプログラマブル
カウンタ（Ａ）２０にてＣＤＴシリアル信号１０１の１
ワード分のビットカウントを行うとカウンタ出力のセレ
クト信号１０５「１」から「０」となり、セレクタ５０
がＢ（高速クロック）側に切り替わり、また汎用シリア
ルコントローラ４のＲＸＤ端子がＡＮＤゲート３０によ
り出力「０」に固定される。プログラマブルカウンタ
（Ｂ）６０は、汎用シリアルコントローラ４のＲＸＣ端
子へ入力するクロック１０２の高速クロック数をカウン
トする。ＲＸＣ端子の入力のカウントが１ワード分に達
すると、プログラマブルカンウンタ（Ｂ）６０の出力す
るリセット信号１０６でプログラマブルカウンタ（Ａ）
２０がリセットされ、セレクト信号１０５が「１」に戻
る。これによりセレクタ５０はＡ側に切り替わりＲＸＣ
端子には受信タイミングクロック１０３が供給される。
ミングクロック３０１を同期ワード検出回路１０に与
え、同期ワード１０４が検出されるとＡＮＤゲート４０
から受信タイミングクロック１０３がセレクタ５０を介
して汎用シリアルコントローラ４のＲＸＣ端子に出力さ
れて、受信動作が開始される。このあとプログラマブル
カウンタ（Ａ）２０にてＣＤＴシリアル信号１０１の１
ワード分のビットカウントを行うとカウンタ出力のセレ
クト信号１０５「１」から「０」となり、セレクタ５０
がＢ（高速クロック）側に切り替わり、また汎用シリア
ルコントローラ４のＲＸＤ端子がＡＮＤゲート３０によ
り出力「０」に固定される。プログラマブルカウンタ
（Ｂ）６０は、汎用シリアルコントローラ４のＲＸＣ端
子へ入力するクロック１０２の高速クロック数をカウン
トする。ＲＸＣ端子の入力のカウントが１ワード分に達
すると、プログラマブルカンウンタ（Ｂ）６０の出力す
るリセット信号１０６でプログラマブルカウンタ（Ａ）
２０がリセットされ、セレクト信号１０５が「１」に戻
る。これによりセレクタ５０はＡ側に切り替わりＲＸＣ
端子には受信タイミングクロック１０３が供給される。
【００１４】図２は図１の汎用シリアルコントローラ４
の入力のタイミングチャート、図３は図１のコンピュー
タ１００から見たデータと受信データビットとの関係を
表記して示す図である。
の入力のタイミングチャート、図３は図１のコンピュー
タ１００から見たデータと受信データビットとの関係を
表記して示す図である。
【００１５】図２に示す如く、汎用シリアルコントロー
ラ４のＲＸＣ端子には受信タイミングクロック１０３と
クロック１０２とが繰り返し入力されてＲＸＤ端子の入
力取り込みと受信処理タイミングの切替とを行なう。
ラ４のＲＸＣ端子には受信タイミングクロック１０３と
クロック１０２とが繰り返し入力されてＲＸＤ端子の入
力取り込みと受信処理タイミングの切替とを行なう。
【００１６】また、図３に示すように、データバスに接
続された汎用コンピュータ１００からデータと受信デー
タビットとの関係を見ると、１ワード４４ビットのＣＤ
Ｔ受信信号１０１では、受信データビットの１〜４４ビ
ットはデータバス上の固定したビット位置に現れ、かつ
データバス２3 ，２2 ，２1 および２0 の６バイト目は
常時「０」とされ、高速クロック１０２に提供される。
続された汎用コンピュータ１００からデータと受信デー
タビットとの関係を見ると、１ワード４４ビットのＣＤ
Ｔ受信信号１０１では、受信データビットの１〜４４ビ
ットはデータバス上の固定したビット位置に現れ、かつ
データバス２3 ，２2 ，２1 および２0 の６バイト目は
常時「０」とされ、高速クロック１０２に提供される。
【００１７】このようにして、コンピュータ１００で
は、常に同一ビット位置でワードごとにデータを読みと
ることができる。
は、常に同一ビット位置でワードごとにデータを読みと
ることができる。
【００１８】
【発明の効果】以上説明したように本発明は、ＣＤＴ方
式で運用される遠隔制御装置のＣＤＴシリアル信号を受
信するＣＤＴ受信回路において、ＣＤＴシリアル信号を
受信するコンピュータが同一ビット位置でワードごとに
データを読み取ることができ、ビットシフト操作などの
処理負荷が軽減され、よって多重回線処理および高速の
ＣＤＴシリアル信号の受信が可能となる。さらに、各種
のＣＤＴ方式に対して１種類のハードウェアで対応で
き、設計および製造コストの著しい低減が可能となる効
果がある。
式で運用される遠隔制御装置のＣＤＴシリアル信号を受
信するＣＤＴ受信回路において、ＣＤＴシリアル信号を
受信するコンピュータが同一ビット位置でワードごとに
データを読み取ることができ、ビットシフト操作などの
処理負荷が軽減され、よって多重回線処理および高速の
ＣＤＴシリアル信号の受信が可能となる。さらに、各種
のＣＤＴ方式に対して１種類のハードウェアで対応で
き、設計および製造コストの著しい低減が可能となる効
果がある。
【図１】本発明の一実施例の構成図である。
【図２】図１の汎用シリアルコントローラ４の入力のタ
イミングチャートである。
イミングチャートである。
【図３】図１のコンピュータ１００から見たデータと受
信データビットの関係を表記して示す図である。
信データビットの関係を表記して示す図である。
１ ＣＤＴ受信回路 ２ 発振器 ３ クロック再生回路 ４ 汎用シリアルコントローラ １０ 同期ワード検出回路 ２０ プログラマブルカウンタ（Ａ） ３０ ＡＮＤゲート（Ａ） ４０ ＡＮＤゲート（Ｂ） ５０ セレクタ ６０ プログラマブルカウンタ（Ｂ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中津川 正純 神奈川県横浜市神奈川区新浦島町 １丁目 １番地25 日本電気ロボットエンジニアリ ング株式会社内
Claims (2)
- 【請求項１】 遠隔監視制御装置におけるサイクリック
・ディジタル・トランスミッションによるＣＤＴシリア
ル受信信号のビット速度よりも十分高速なクロックを出
力する発振器と、前記ＣＤＴシリアル受信信号の変化点
から受信タイミングクロックを抽出するクロック再生回
路と、前記ＣＤＴシリアル受信信号と前記受信タイミン
グクロックとを入力し前記受信タイミングクロックの制
御のもとに前記ＣＤＴシリアル信号を送出する汎用シリ
アルコントローラとを備えたＣＤＴ受信回路において、
前記ＣＤＴシリアル信号と前記受信タイミングクロック
とを入力して同期ワードを検出する同期ワード検出手段
と、前記同期ワード検出直後から前記汎用シリアルコン
トローラの前記受信タイミングクロック入力として１ワ
ード分のビット数を係数している間は前記クロック再生
回路の出力する前記受信タイミングクロックを供給し前
記１ワード分のビット数の計数が終了したあとのバイト
の境界までの間は前記発振器の出力する前記高速クロッ
クを供給しかつバイトの境界を越えて再び前記１ワード
分のビット数を計数している間は再び前記クロック再生
回路の出力する前記受信タイミング信号を供給すること
を繰り返して前記汎用シリアルコントローラの負荷側の
コンピュータが常時ビット同期を確保してワードごとに
データを読み取ることを可能とした受信処理手段とを備
えることを特徴とするＣＤＴ受信回路。 - 【請求項２】 前記汎用シリアルコントローラの負荷側
のコンピュータの入力する受信データビットの１ワード
に引き続く次の１ワードまでの区間を前記発振器の出力
するクロックに割り当てるものとしたことを特徴とする
請求項２記載のＣＤＴ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141071A JPH06350590A (ja) | 1993-06-14 | 1993-06-14 | Ｃｄｔ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5141071A JPH06350590A (ja) | 1993-06-14 | 1993-06-14 | Ｃｄｔ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350590A true JPH06350590A (ja) | 1994-12-22 |
Family
ID=15283563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141071A Withdrawn JPH06350590A (ja) | 1993-06-14 | 1993-06-14 | Ｃｄｔ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350590A (ja) |
-
1993
- 1993-06-14 JP JP5141071A patent/JPH06350590A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |