JP2621772B2 - シリアル伝送装置 - Google Patents
シリアル伝送装置Info
- Publication number
- JP2621772B2 JP2621772B2 JP5271096A JP27109693A JP2621772B2 JP 2621772 B2 JP2621772 B2 JP 2621772B2 JP 5271096 A JP5271096 A JP 5271096A JP 27109693 A JP27109693 A JP 27109693A JP 2621772 B2 JP2621772 B2 JP 2621772B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- serial
- supplies
- time
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Computer And Data Communications (AREA)
Description
【０００１】
【産業上の利用分野】本発明はシリアル伝送装置に関
し、特に任意のビット長のデータの受信可能なクロック
同期式のシリアル伝送装置に関する。
し、特に任意のビット長のデータの受信可能なクロック
同期式のシリアル伝送装置に関する。
【０００２】
【従来の技術】データ伝送の方法として、一定ビット長
のシフトレジスタを用い、上記一定ビット長と等しいビ
ット長のデータの単位毎に送受信するクロック同期式の
シリアル伝送方式がある。受信時には、シリアル伝送さ
れてきた受信データを上記シフトレジスタが満杯になる
まで逐次取込み、満杯になると一斉に処理部に並列転送
し、次のシリアルデータを逐次取込むという動作を反復
する。送信時には、上記処理部が送信データを上記シフ
トレジスタに並列転送し、上記シフトレジスタから１ビ
ットずつ逐次送出し、このシフトレジスタが空になる
と、次の送信データを上記処理部から並列転送されると
いう動作を反復する。
のシフトレジスタを用い、上記一定ビット長と等しいビ
ット長のデータの単位毎に送受信するクロック同期式の
シリアル伝送方式がある。受信時には、シリアル伝送さ
れてきた受信データを上記シフトレジスタが満杯になる
まで逐次取込み、満杯になると一斉に処理部に並列転送
し、次のシリアルデータを逐次取込むという動作を反復
する。送信時には、上記処理部が送信データを上記シフ
トレジスタに並列転送し、上記シフトレジスタから１ビ
ットずつ逐次送出し、このシフトレジスタが空になる
と、次の送信データを上記処理部から並列転送されると
いう動作を反復する。
【０００３】従来のこの種のシリアル伝送装置をブロッ
クで示す図４を参照すると、この図に示す従来のシリア
ル伝送装置は、クロック入出力端子ＴＣからの外部クロ
ックＣＫＥと内部クロックＣＫＩのいずれか一方を選択
して使用するシリアルクロックＣＫを供給するクロック
セレクタ１と、受信の起動時にシリアルクロックＣＫを
ｎ個分シフトレジスタ３とカウンタ４とに供給するとと
もに内部クロックＣＫＩの使用時はシリアルクロック入
出力端子ＴＣへのクロックＣＫの供給の制御を行うクロ
ック制御回路２と、シリアルクロックＣＫの供給に応答
してシリアルデータ端子ＴＤから供給されるシリアルデ
ータＤをパラレルデータに変換しながらシフトインする
シフトレジスタ３と、シリアルクロックＣＫを計数する
カウンタ４と、カウンタ４がシリアルクロックＣＫを予
め設定した通信データＤのビット長対応の設定値である
ｎ（整数）個カウントしたときに割込を発生させる割込
信号発生回路５と、シフトレジスタ３に対するパラレル
データの入出力用の内部のバス８とを備える。
クで示す図４を参照すると、この図に示す従来のシリア
ル伝送装置は、クロック入出力端子ＴＣからの外部クロ
ックＣＫＥと内部クロックＣＫＩのいずれか一方を選択
して使用するシリアルクロックＣＫを供給するクロック
セレクタ１と、受信の起動時にシリアルクロックＣＫを
ｎ個分シフトレジスタ３とカウンタ４とに供給するとと
もに内部クロックＣＫＩの使用時はシリアルクロック入
出力端子ＴＣへのクロックＣＫの供給の制御を行うクロ
ック制御回路２と、シリアルクロックＣＫの供給に応答
してシリアルデータ端子ＴＤから供給されるシリアルデ
ータＤをパラレルデータに変換しながらシフトインする
シフトレジスタ３と、シリアルクロックＣＫを計数する
カウンタ４と、カウンタ４がシリアルクロックＣＫを予
め設定した通信データＤのビット長対応の設定値である
ｎ（整数）個カウントしたときに割込を発生させる割込
信号発生回路５と、シフトレジスタ３に対するパラレル
データの入出力用の内部のバス８とを備える。
【０００４】次に動作について説明すると、クロックセ
レクタ１は、クロック同期式シリアル通信において使用
するシリアルクロックＣＫを内部クロックＣＫＩまたは
外部クロックＣＫＥのいずれにするかの選択を行う。シ
リアルクロックＣＫは通常ハイレベルとする。
レクタ１は、クロック同期式シリアル通信において使用
するシリアルクロックＣＫを内部クロックＣＫＩまたは
外部クロックＣＫＥのいずれにするかの選択を行う。シ
リアルクロックＣＫは通常ハイレベルとする。
【０００５】外部クロックＣＫＥの選択時は、受信起動
時にクロック制御回路２よりシフトレジスタ３およびカ
ウンタ４にシリアルクロックＣＫがｎ個分供給され、シ
フトレジスタ３はクロックの立ち上がりエッジに同期し
てシリアルデータ入力端子ＴＤから任意のビット長ｍ
（整数）のデータＤを１ビットずつシフトインする。こ
のとき、カウンタ４はシリアルクロックＣＫをｎ個カウ
ントすると、このｎ個のカウントに応答してオーバフロ
ー信号Ｆを割込信号発生回路５に供給する。割込信号発
生回路５は、このオーバフロー信号Ｆに応答して通信終
了割込の割込発生要求ＲＩを発生する。しかし、データ
Ｄのビット長ｍが設定値ｎよりより小さい（ｍ＜ｎ）場
合は、シリアルクロックＣＫの供給が設定値ｎ個未満で
終了してしまうため、カウンタ４の設定値ｎのカウント
が不可能となりオーバフロー信号Ｆが発生しないので、
通信終了対応の割込要求ＲＩの発生ができない。
時にクロック制御回路２よりシフトレジスタ３およびカ
ウンタ４にシリアルクロックＣＫがｎ個分供給され、シ
フトレジスタ３はクロックの立ち上がりエッジに同期し
てシリアルデータ入力端子ＴＤから任意のビット長ｍ
（整数）のデータＤを１ビットずつシフトインする。こ
のとき、カウンタ４はシリアルクロックＣＫをｎ個カウ
ントすると、このｎ個のカウントに応答してオーバフロ
ー信号Ｆを割込信号発生回路５に供給する。割込信号発
生回路５は、このオーバフロー信号Ｆに応答して通信終
了割込の割込発生要求ＲＩを発生する。しかし、データ
Ｄのビット長ｍが設定値ｎよりより小さい（ｍ＜ｎ）場
合は、シリアルクロックＣＫの供給が設定値ｎ個未満で
終了してしまうため、カウンタ４の設定値ｎのカウント
が不可能となりオーバフロー信号Ｆが発生しないので、
通信終了対応の割込要求ＲＩの発生ができない。
【０００６】また、シリアルクロックとして内部クロッ
クＣＫＩを選択したときにデータＤのビット長ｍが設定
値ｎより小さい（ｍ＜ｎ）場合は、ｍビットの有効デー
タと、（ｎ−ｍ）ビットの無効データを受信した後、通
信終了対応の割込発生要求ＲＩを発生する。
クＣＫＩを選択したときにデータＤのビット長ｍが設定
値ｎより小さい（ｍ＜ｎ）場合は、ｍビットの有効デー
タと、（ｎ−ｍ）ビットの無効データを受信した後、通
信終了対応の割込発生要求ＲＩを発生する。
【０００７】
【発明が解決しようとする課題】上述した従来のシリア
ル伝送装置は、クロック制御回路より供給されるクロッ
クをカウンタで計数し、この計数値が予め設定した通信
データのビット長対応の設定値に達したときに通信終了
対応の割込要求を発生させているが、外部クロック使用
時に上記設定値以外の任意ビット長のデータを受信する
場合、上記任意ビット長が上記設定値以下の場合には、
上記クロックの計数の上記設定値未満の終了により通信
終了割込要求の発生が不可能になるため、この回避のた
めの上記設定値を越えても強制的にシリアルクロックを
供給するための外部回路が必要となるという欠点があ
る。
ル伝送装置は、クロック制御回路より供給されるクロッ
クをカウンタで計数し、この計数値が予め設定した通信
データのビット長対応の設定値に達したときに通信終了
対応の割込要求を発生させているが、外部クロック使用
時に上記設定値以外の任意ビット長のデータを受信する
場合、上記任意ビット長が上記設定値以下の場合には、
上記クロックの計数の上記設定値未満の終了により通信
終了割込要求の発生が不可能になるため、この回避のた
めの上記設定値を越えても強制的にシリアルクロックを
供給するための外部回路が必要となるという欠点があ
る。
【０００８】また、内部クロック使用時は、常時の上記
クロックの供給により通信終了割込要求の発生は可能で
あるが、有効データのビット数の確認ができないという
問題点がある。
クロックの供給により通信終了割込要求の発生は可能で
あるが、有効データのビット数の確認ができないという
問題点がある。
【０００９】
【課題を解決するための手段】本発明のシリアル伝送装
置は、外部クロックと内部クロックとのいずれか一方を
選択してシリアル通信に使用するシリアルクロックを供
給するクロックセレクタと、前記シリアルクロックをカ
ウントして計数値を供給するカウンタと、受信データで
あるシリアルデータをパラレルデータに変換するシフト
レジスタと、前記クロックセレクタから前記シリアルク
ロックの供給を受け受信起動時に前記シフトレジスタと
前記カウンタに前記シリアルクロックを供給するシリア
ルクロック制御回路と、予め定めた前記通信データのビ
ット長対応の設定値に達した前記計数値の供給に応答し
て割込要求を発生する割込信号発生回路とを備えるシリ
アル伝送装置において、前記計数値が前記設定値未満で
あるときに前記外部クロックの予め定めた時間以上変化
しないことを検出して強制的に通信終了対応の前記割込
要求を発生させる通信終了設定回路と、前記計数値を読
出すための読出バスとを備えて構成される。
置は、外部クロックと内部クロックとのいずれか一方を
選択してシリアル通信に使用するシリアルクロックを供
給するクロックセレクタと、前記シリアルクロックをカ
ウントして計数値を供給するカウンタと、受信データで
あるシリアルデータをパラレルデータに変換するシフト
レジスタと、前記クロックセレクタから前記シリアルク
ロックの供給を受け受信起動時に前記シフトレジスタと
前記カウンタに前記シリアルクロックを供給するシリア
ルクロック制御回路と、予め定めた前記通信データのビ
ット長対応の設定値に達した前記計数値の供給に応答し
て割込要求を発生する割込信号発生回路とを備えるシリ
アル伝送装置において、前記計数値が前記設定値未満で
あるときに前記外部クロックの予め定めた時間以上変化
しないことを検出して強制的に通信終了対応の前記割込
要求を発生させる通信終了設定回路と、前記計数値を読
出すための読出バスとを備えて構成される。
【００１０】
【実施例】本発明の一実施例をブロックで示す図１を参
照すると、この図に示す本実施例のシリアル伝送装置
は、従来と同様のクロックセレクタ１と、クロック制御
回路２と、シフトレジスタ３と、カウンタ４と、割込信
号発生回路５と、バス８とに加えて、カウンタ４の計数
値が予め設定した通信データＤのビット長対応の設定値
であるｎ未満でありかつ外部クロックＣＫＥの一定時間
以上の供給継続により強制的に通信終了対応の割込要求
ＲＩを発生させるための一致信号Ｑを供給する通信終了
設定回路６と、オーバフロー信号Ｆと一致信号Ｑとの論
理和をとるＯＲ回路７と、有効データ長確認のためカウ
ンタ４の計数値を読出すためのバス９とをさらに備え
る。
照すると、この図に示す本実施例のシリアル伝送装置
は、従来と同様のクロックセレクタ１と、クロック制御
回路２と、シフトレジスタ３と、カウンタ４と、割込信
号発生回路５と、バス８とに加えて、カウンタ４の計数
値が予め設定した通信データＤのビット長対応の設定値
であるｎ未満でありかつ外部クロックＣＫＥの一定時間
以上の供給継続により強制的に通信終了対応の割込要求
ＲＩを発生させるための一致信号Ｑを供給する通信終了
設定回路６と、オーバフロー信号Ｆと一致信号Ｑとの論
理和をとるＯＲ回路７と、有効データ長確認のためカウ
ンタ４の計数値を読出すためのバス９とをさらに備え
る。
【００１１】通信終了設定回路６は、カウンタ４の計数
値のｎ未満を検出し同時にハイレベルの外部クロックＣ
ＫＥが供給されるとタイマ開始信号ＳＴを供給する論理
回路６１と、タイマ開始信号ＳＴの供給を受けこのタイ
マ開始信号ＳＴのロウレベルに応答してリセットされハ
イレベルに応答して計時用のタイマクロックＣＫＴを計
数しこの計数値対応の時間計測値Ｔを出力するタイマ６
２と、予め検出対象の任意の時間設定値Ｐを設定するレ
ジスタ６３と、時間計測値Ｔおよび時間設定値Ｐとを比
較し一致すると一致信号Ｑを供給する比較回路６４とを
備える。
値のｎ未満を検出し同時にハイレベルの外部クロックＣ
ＫＥが供給されるとタイマ開始信号ＳＴを供給する論理
回路６１と、タイマ開始信号ＳＴの供給を受けこのタイ
マ開始信号ＳＴのロウレベルに応答してリセットされハ
イレベルに応答して計時用のタイマクロックＣＫＴを計
数しこの計数値対応の時間計測値Ｔを出力するタイマ６
２と、予め検出対象の任意の時間設定値Ｐを設定するレ
ジスタ６３と、時間計測値Ｔおよび時間設定値Ｐとを比
較し一致すると一致信号Ｑを供給する比較回路６４とを
備える。
【００１２】図１とタイムチャートを示す図２およびフ
ローチャートを示す図３を併せて参照して、本実施例の
動作について説明すると、まず、従来と同様に、クロッ
クセレクタ１は、通信において使用するシリアルクロッ
クＣＫを内部クロックＣＫＩまたは外部クロックＣＫＥ
のいずれにするかの選択を行う。選択されたシリアルク
ロックＣＫはクロック制御回路２からシフトレジスタ３
およびカウンタ４に供給される。シフトレジスタ３はシ
リアルクロックＣＫの供給に応答して入力データＤを１
ビットずつシフトインする。カウンタ４はシリアルクロ
ックＣＫを８（説明の便宜上設定値ｎを８とする）個カ
ウントすると、この８個のカウントに応答してオーバフ
ロー信号ＦをＯＲ回路７を経由して割込信号発生回路５
に供給する。割込信号発生回路５は、このオーバフロー
信号Ｆに応答して通信終了割込の割込発生要求ＲＩを発
生する。
ローチャートを示す図３を併せて参照して、本実施例の
動作について説明すると、まず、従来と同様に、クロッ
クセレクタ１は、通信において使用するシリアルクロッ
クＣＫを内部クロックＣＫＩまたは外部クロックＣＫＥ
のいずれにするかの選択を行う。選択されたシリアルク
ロックＣＫはクロック制御回路２からシフトレジスタ３
およびカウンタ４に供給される。シフトレジスタ３はシ
リアルクロックＣＫの供給に応答して入力データＤを１
ビットずつシフトインする。カウンタ４はシリアルクロ
ックＣＫを８（説明の便宜上設定値ｎを８とする）個カ
ウントすると、この８個のカウントに応答してオーバフ
ロー信号ＦをＯＲ回路７を経由して割込信号発生回路５
に供給する。割込信号発生回路５は、このオーバフロー
信号Ｆに応答して通信終了割込の割込発生要求ＲＩを発
生する。
【００１３】選択されたクロックＣＫが外部クロックＣ
ＫＥであるときに、受信データ長ｍが８ビット以上であ
る場合は、上述のようにカウンタ４および割込信号発生
回路５によりクロックＣＫの８カウント目に割込発生要
求ＲＩを発生する。一方、受信データ長ｍが８ビット以
下の例えば５である場合は、カウンタ４はこの５でカウ
ントを停止する。通信終了設定回路６の論理回路６１
は、ＯＲゲートから成る受信中検出回路とＡＮＤゲート
から成るタイマ開始回路とを有する。上記受信中検出回
路はカウンタ４の計数値を点検しこの計数値が８未満で
ある場合にはデータＤの受信途中と判定して受信中信号
Ｒをハイレベルに設定する。タイマ開始回路は外部クロ
ックＣＫＥと受信中信号Ｒとの供給を受け両者がハイレ
ベルのときタイマ開始信号ＳＴを発生する（図３ステッ
プＳ１）。タイマ開始信号ＳＴの供給を受けタイマ６２
はタイマクロックＣＫＴの計数による時間の計測を開始
し時間計測値Ｔを出力する（ステップＳ２〜Ｓ３）。一
方レジスタ６３に予め一定の時間設定値Ｐが格納されて
いる。この時間設定値Ｐは例えば受信フレーム長この例
では８ビット相当時間Ｗに設定する。比較回路６４は時
間計測値Ｔと時間設定値Ｐの値Ｗとを比較し（ステップ
Ｓ４）、一致すると一致信号Ｑを出力しＯＲ回路７を経
由して割込信号発生回路５に供給する（ステップＳ
５）。この例では、カウント値５からタイムカウントし
ているので一致信号Ｑは受信データが中断しないとする
と１３ビット目相当時間に発生する。この一致信号Ｑの
供給に応答して、割込信号発生回路５は通信終了割込の
割込発生要求ＲＩを発生する（ステップＳ６）。同時に
ＯＲ回路７の出力はクリア信号Ｃとしてカウンタ４に供
給され、このカウンタ４をクリアする（ステップＳ
７）。このカウンタ４のクリアに応答して、タイマ開始
信号ＳＴがロウレベルとなり、タイマ６２をクリアする
とともに時間計測を停止する（ステップＳ８〜Ｓ１
０）。なお、このように強制的に通信終了した場合は、
時間設定値Ｐは一定であるので、受信中断時の受信デー
タＤのビット数により一致信号Ｑの発生時間が異なりし
たがって、割込発生要求ＲＩの発生時刻も異なるが、こ
の例では中断発生から１フレーム以内には確実に通信終
了できるので、次の正常な受信データＤの入力に対し正
常に動作を再開できる。
ＫＥであるときに、受信データ長ｍが８ビット以上であ
る場合は、上述のようにカウンタ４および割込信号発生
回路５によりクロックＣＫの８カウント目に割込発生要
求ＲＩを発生する。一方、受信データ長ｍが８ビット以
下の例えば５である場合は、カウンタ４はこの５でカウ
ントを停止する。通信終了設定回路６の論理回路６１
は、ＯＲゲートから成る受信中検出回路とＡＮＤゲート
から成るタイマ開始回路とを有する。上記受信中検出回
路はカウンタ４の計数値を点検しこの計数値が８未満で
ある場合にはデータＤの受信途中と判定して受信中信号
Ｒをハイレベルに設定する。タイマ開始回路は外部クロ
ックＣＫＥと受信中信号Ｒとの供給を受け両者がハイレ
ベルのときタイマ開始信号ＳＴを発生する（図３ステッ
プＳ１）。タイマ開始信号ＳＴの供給を受けタイマ６２
はタイマクロックＣＫＴの計数による時間の計測を開始
し時間計測値Ｔを出力する（ステップＳ２〜Ｓ３）。一
方レジスタ６３に予め一定の時間設定値Ｐが格納されて
いる。この時間設定値Ｐは例えば受信フレーム長この例
では８ビット相当時間Ｗに設定する。比較回路６４は時
間計測値Ｔと時間設定値Ｐの値Ｗとを比較し（ステップ
Ｓ４）、一致すると一致信号Ｑを出力しＯＲ回路７を経
由して割込信号発生回路５に供給する（ステップＳ
５）。この例では、カウント値５からタイムカウントし
ているので一致信号Ｑは受信データが中断しないとする
と１３ビット目相当時間に発生する。この一致信号Ｑの
供給に応答して、割込信号発生回路５は通信終了割込の
割込発生要求ＲＩを発生する（ステップＳ６）。同時に
ＯＲ回路７の出力はクリア信号Ｃとしてカウンタ４に供
給され、このカウンタ４をクリアする（ステップＳ
７）。このカウンタ４のクリアに応答して、タイマ開始
信号ＳＴがロウレベルとなり、タイマ６２をクリアする
とともに時間計測を停止する（ステップＳ８〜Ｓ１
０）。なお、このように強制的に通信終了した場合は、
時間設定値Ｐは一定であるので、受信中断時の受信デー
タＤのビット数により一致信号Ｑの発生時間が異なりし
たがって、割込発生要求ＲＩの発生時刻も異なるが、こ
の例では中断発生から１フレーム以内には確実に通信終
了できるので、次の正常な受信データＤの入力に対し正
常に動作を再開できる。
【００１４】一方、バス９を経由して、カウンタ４の計
数値を読出すことにより、有効データ長が何ビットであ
るかを確認することができる。
数値を読出すことにより、有効データ長が何ビットであ
るかを確認することができる。
【００１５】
【発明の効果】以上説明したように、本発明のシリアル
伝送装置は、計数値が設定値未満であるときに外部クロ
ックの一定時間以上の供給継続により強制的に通信終了
対応の割込要求を発生させる通信終了設定回路と、上記
計数値を読出すための読出バスとを備えることにより、
未知ビット長のデータ受信時においても、確実に通信終
了割込が発生することが可能となるので、強制クロック
供給用の外部回路が不要となるという効果がある。
伝送装置は、計数値が設定値未満であるときに外部クロ
ックの一定時間以上の供給継続により強制的に通信終了
対応の割込要求を発生させる通信終了設定回路と、上記
計数値を読出すための読出バスとを備えることにより、
未知ビット長のデータ受信時においても、確実に通信終
了割込が発生することが可能となるので、強制クロック
供給用の外部回路が不要となるという効果がある。
【００１６】また、容易に有効データ長の確認が可能と
なり、ソフトの処理効率の向上が図れるという効果があ
る。
なり、ソフトの処理効率の向上が図れるという効果があ
る。
【図１】本発明のシリアル伝送装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】本実施例の動作の一例を示すタイムチャートで
ある。
ある。
【図３】本実施例の通信終了設定回路の動作を示すフロ
ーチャートである。
ーチャートである。
【図４】従来のシリアル伝送装置の一例を示すブロック
図である。
図である。
１ クロックセレクタ ２ クロック制御回路 ３ シフトレジスタ ４ カウンタ ５ 割込信号発生回路 ６ 通信終了設定回路 ８，９ バス ６１ 論理回路 ６２ タイマ ６３ レジスタ ６４ 比較回路
Claims (2)
- 【請求項１】 外部クロックと内部クロックとのいずれ
か一方を選択してシリアル通信に使用するシリアルクロ
ックを供給するクロックセレクタと、前記シリアルクロ
ックをカウントして計数値を供給するカウンタと、受信
データであるシリアルデータをパラレルデータに変換す
るシフトレジスタと、前記クロックセレクタから前記シ
リアルクロックの供給を受け受信起動時に前記シフトレ
ジスタと前記カウンタに前記シリアルクロックを供給す
るシリアルクロック制御回路と、予め定めた前記通信デ
ータのビット長対応の設定値に達した前記計数値の供給
に応答して割込要求を発生する割込信号発生回路とを備
えるシリアル伝送装置において、 前記計数値が前記設定値未満であるときに前記外部クロ
ックの予め定めた時間以上変化しないことを検出して強
制的に通信終了対応の前記割込要求を発生させる通信終
了設定回路と、 前記計数値を読出すための読出バスとをさらに備えるこ
とを特徴とするシリアル伝送装置。 - 【請求項２】 前記通信終了設定回路が前記設定値未満
の前記計数値対応の受信中信号の供給とともに前記外部
クロックの供給に応答してタイマ開始信号を供給する論
理回路と、 前記タイマ開始信号の供給に応答して前記外部クロック
と別の時間計測用のクロックを計数しこの計数値対応の
時間計測値を供給するタイマと、 予め定めた時間設定値を格納するレジスタと、 前記時間計測値および時間設定値を比較し一致すると一
致信号を供給する比較回路とを備えることを特徴とする
請求項１記載のシリアル伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5271096A JP2621772B2 (ja) | 1993-10-29 | 1993-10-29 | シリアル伝送装置 |
| US08/330,839 US5613104A (en) | 1993-10-29 | 1994-10-27 | Serial transmission apparatus having an operation surely carried out even if a serial datum is represented by an unknown number of data bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5271096A JP2621772B2 (ja) | 1993-10-29 | 1993-10-29 | シリアル伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07129485A JPH07129485A (ja) | 1995-05-19 |
| JP2621772B2 true JP2621772B2 (ja) | 1997-06-18 |
Family
ID=17495302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5271096A Expired - Lifetime JP2621772B2 (ja) | 1993-10-29 | 1993-10-29 | シリアル伝送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5613104A (ja) |
| JP (1) | JP2621772B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647487B1 (en) * | 2000-02-18 | 2003-11-11 | Hewlett-Packard Development Company, Lp. | Apparatus and method for shift register rate control of microprocessor instruction prefetches |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4542457A (en) * | 1983-01-11 | 1985-09-17 | Burroughs Corporation | Burst mode data block transfer system |
| KR920010453B1 (ko) * | 1990-03-15 | 1992-11-28 | 주식회사 금성사 | 광디스크의 데이타 연속 입력 제어시스템 |
| US5455913A (en) * | 1990-05-14 | 1995-10-03 | At&T Global Information Solutions Company | System and method for transferring data between independent busses |
| US5390299A (en) * | 1991-12-27 | 1995-02-14 | Digital Equipment Corporation | System for using three different methods to report buffer memory occupancy information regarding fullness-related and/or packet discard-related information |
| US5485583A (en) * | 1992-08-20 | 1996-01-16 | Motorola, Inc. | System for controlling data transfer by setting and decrementing a counter based on the number of error correction bits and transfer bit rate respectively |
-
1993
- 1993-10-29 JP JP5271096A patent/JP2621772B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-27 US US08/330,839 patent/US5613104A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07129485A (ja) | 1995-05-19 |
| US5613104A (en) | 1997-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0442081B1 (en) | Method and electronic circuit for automatically measuring the horizontal scan frequency of a composite synchronism signal | |
| JP2621772B2 (ja) | シリアル伝送装置 | |
| JPH05265943A (ja) | シリアルデータ転送装置 | |
| US6907541B1 (en) | System for recovering received data with a reliable gapped clock signal after reading the data from memory using enable and local clock signals | |
| US7408958B2 (en) | Device for transmitting asynchronous data having clock deviation control | |
| CA2052811C (en) | Framing bit sequence detection in digital data communication systems | |
| US5661736A (en) | Multiple use timer and method for pulse width generation, echo failure detection, and receive pulse width measurement | |
| KR100249171B1 (ko) | 비동기식 데이터 송수신 장치의 에러 검출 방법 | |
| US7502388B2 (en) | Hot synchronization device of an asynchronous frame receiver | |
| JP3412927B2 (ja) | フレーム同期回路 | |
| JP3482994B2 (ja) | タイムコード信号読取装置 | |
| JP3504416B2 (ja) | フレームアライナ | |
| JP2630077B2 (ja) | クロック同期式シリアルインターフェース | |
| JP3166644B2 (ja) | データ変化検出装置 | |
| JPH11177543A (ja) | シリアル通信装置及びシリアル通信方法 | |
| JP3241663B2 (ja) | クロック乗替回路 | |
| US20020099890A1 (en) | Apparatus and method for processing interruptions in a data transmission over a bus | |
| JP2004029947A (ja) | クロック生成装置及びオーディオデータ処理装置 | |
| JPH1022986A (ja) | シリアル入出力ポート | |
| US5870437A (en) | Apparatus and method for detecting end of serial bit stream | |
| JP2619939B2 (ja) | 同期パターン検出回路 | |
| JP2573210B2 (ja) | 通信システム | |
| JPH09179803A (ja) | シリアルデータ転送装置 | |
| JPH08263433A (ja) | データバス制御装置 | |
| JPH11308254A (ja) | 通信機能を有するシステムｌｓｉ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970128 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080404 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090404 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100404 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 14 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 14 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140404 Year of fee payment: 17 |
|
| EXPY | Cancellation because of completion of term |