JP2621772B2 - シリアル伝送装置 - Google Patents
シリアル伝送装置Info
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- serial
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Computer And Data Communications (AREA)
Description
し、特に任意のビット長のデータの受信可能なクロック
同期式のシリアル伝送装置に関する。
のシフトレジスタを用い、上記一定ビット長と等しいビ
ット長のデータの単位毎に送受信するクロック同期式の
シリアル伝送方式がある。受信時には、シリアル伝送さ
れてきた受信データを上記シフトレジスタが満杯になる
まで逐次取込み、満杯になると一斉に処理部に並列転送
し、次のシリアルデータを逐次取込むという動作を反復
する。送信時には、上記処理部が送信データを上記シフ
トレジスタに並列転送し、上記シフトレジスタから1ビ
ットずつ逐次送出し、このシフトレジスタが空になる
と、次の送信データを上記処理部から並列転送されると
いう動作を反復する。
クで示す図4を参照すると、この図に示す従来のシリア
ル伝送装置は、クロック入出力端子TCからの外部クロ
ックCKEと内部クロックCKIのいずれか一方を選択
して使用するシリアルクロックCKを供給するクロック
セレクタ1と、受信の起動時にシリアルクロックCKを
n個分シフトレジスタ3とカウンタ4とに供給するとと
もに内部クロックCKIの使用時はシリアルクロック入
出力端子TCへのクロックCKの供給の制御を行うクロ
ック制御回路2と、シリアルクロックCKの供給に応答
してシリアルデータ端子TDから供給されるシリアルデ
ータDをパラレルデータに変換しながらシフトインする
シフトレジスタ3と、シリアルクロックCKを計数する
カウンタ4と、カウンタ4がシリアルクロックCKを予
め設定した通信データDのビット長対応の設定値である
n(整数)個カウントしたときに割込を発生させる割込
信号発生回路5と、シフトレジスタ3に対するパラレル
データの入出力用の内部のバス8とを備える。
レクタ1は、クロック同期式シリアル通信において使用
するシリアルクロックCKを内部クロックCKIまたは
外部クロックCKEのいずれにするかの選択を行う。シ
リアルクロックCKは通常ハイレベルとする。
時にクロック制御回路2よりシフトレジスタ3およびカ
ウンタ4にシリアルクロックCKがn個分供給され、シ
フトレジスタ3はクロックの立ち上がりエッジに同期し
てシリアルデータ入力端子TDから任意のビット長m
(整数)のデータDを1ビットずつシフトインする。こ
のとき、カウンタ4はシリアルクロックCKをn個カウ
ントすると、このn個のカウントに応答してオーバフロ
ー信号Fを割込信号発生回路5に供給する。割込信号発
生回路5は、このオーバフロー信号Fに応答して通信終
了割込の割込発生要求RIを発生する。しかし、データ
Dのビット長mが設定値nよりより小さい(m<n)場
合は、シリアルクロックCKの供給が設定値n個未満で
終了してしまうため、カウンタ4の設定値nのカウント
が不可能となりオーバフロー信号Fが発生しないので、
通信終了対応の割込要求RIの発生ができない。
クCKIを選択したときにデータDのビット長mが設定
値nより小さい(m<n)場合は、mビットの有効デー
タと、(n−m)ビットの無効データを受信した後、通
信終了対応の割込発生要求RIを発生する。
ル伝送装置は、クロック制御回路より供給されるクロッ
クをカウンタで計数し、この計数値が予め設定した通信
データのビット長対応の設定値に達したときに通信終了
対応の割込要求を発生させているが、外部クロック使用
時に上記設定値以外の任意ビット長のデータを受信する
場合、上記任意ビット長が上記設定値以下の場合には、
上記クロックの計数の上記設定値未満の終了により通信
終了割込要求の発生が不可能になるため、この回避のた
めの上記設定値を越えても強制的にシリアルクロックを
供給するための外部回路が必要となるという欠点があ
る。
クロックの供給により通信終了割込要求の発生は可能で
あるが、有効データのビット数の確認ができないという
問題点がある。
置は、外部クロックと内部クロックとのいずれか一方を
選択してシリアル通信に使用するシリアルクロックを供
給するクロックセレクタと、前記シリアルクロックをカ
ウントして計数値を供給するカウンタと、受信データで
あるシリアルデータをパラレルデータに変換するシフト
レジスタと、前記クロックセレクタから前記シリアルク
ロックの供給を受け受信起動時に前記シフトレジスタと
前記カウンタに前記シリアルクロックを供給するシリア
ルクロック制御回路と、予め定めた前記通信データのビ
ット長対応の設定値に達した前記計数値の供給に応答し
て割込要求を発生する割込信号発生回路とを備えるシリ
アル伝送装置において、前記計数値が前記設定値未満で
あるときに前記外部クロックの予め定めた時間以上変化
しないことを検出して強制的に通信終了対応の前記割込
要求を発生させる通信終了設定回路と、前記計数値を読
出すための読出バスとを備えて構成される。
照すると、この図に示す本実施例のシリアル伝送装置
は、従来と同様のクロックセレクタ1と、クロック制御
回路2と、シフトレジスタ3と、カウンタ4と、割込信
号発生回路5と、バス8とに加えて、カウンタ4の計数
値が予め設定した通信データDのビット長対応の設定値
であるn未満でありかつ外部クロックCKEの一定時間
以上の供給継続により強制的に通信終了対応の割込要求
RIを発生させるための一致信号Qを供給する通信終了
設定回路6と、オーバフロー信号Fと一致信号Qとの論
理和をとるOR回路7と、有効データ長確認のためカウ
ンタ4の計数値を読出すためのバス9とをさらに備え
る。
値のn未満を検出し同時にハイレベルの外部クロックC
KEが供給されるとタイマ開始信号STを供給する論理
回路61と、タイマ開始信号STの供給を受けこのタイ
マ開始信号STのロウレベルに応答してリセットされハ
イレベルに応答して計時用のタイマクロックCKTを計
数しこの計数値対応の時間計測値Tを出力するタイマ6
2と、予め検出対象の任意の時間設定値Pを設定するレ
ジスタ63と、時間計測値Tおよび時間設定値Pとを比
較し一致すると一致信号Qを供給する比較回路64とを
備える。
ローチャートを示す図3を併せて参照して、本実施例の
動作について説明すると、まず、従来と同様に、クロッ
クセレクタ1は、通信において使用するシリアルクロッ
クCKを内部クロックCKIまたは外部クロックCKE
のいずれにするかの選択を行う。選択されたシリアルク
ロックCKはクロック制御回路2からシフトレジスタ3
およびカウンタ4に供給される。シフトレジスタ3はシ
リアルクロックCKの供給に応答して入力データDを1
ビットずつシフトインする。カウンタ4はシリアルクロ
ックCKを8(説明の便宜上設定値nを8とする)個カ
ウントすると、この8個のカウントに応答してオーバフ
ロー信号FをOR回路7を経由して割込信号発生回路5
に供給する。割込信号発生回路5は、このオーバフロー
信号Fに応答して通信終了割込の割込発生要求RIを発
生する。
KEであるときに、受信データ長mが8ビット以上であ
る場合は、上述のようにカウンタ4および割込信号発生
回路5によりクロックCKの8カウント目に割込発生要
求RIを発生する。一方、受信データ長mが8ビット以
下の例えば5である場合は、カウンタ4はこの5でカウ
ントを停止する。通信終了設定回路6の論理回路61
は、ORゲートから成る受信中検出回路とANDゲート
から成るタイマ開始回路とを有する。上記受信中検出回
路はカウンタ4の計数値を点検しこの計数値が8未満で
ある場合にはデータDの受信途中と判定して受信中信号
Rをハイレベルに設定する。タイマ開始回路は外部クロ
ックCKEと受信中信号Rとの供給を受け両者がハイレ
ベルのときタイマ開始信号STを発生する(図3ステッ
プS1)。タイマ開始信号STの供給を受けタイマ62
はタイマクロックCKTの計数による時間の計測を開始
し時間計測値Tを出力する(ステップS2〜S3)。一
方レジスタ63に予め一定の時間設定値Pが格納されて
いる。この時間設定値Pは例えば受信フレーム長この例
では8ビット相当時間Wに設定する。比較回路64は時
間計測値Tと時間設定値Pの値Wとを比較し(ステップ
S4)、一致すると一致信号Qを出力しOR回路7を経
由して割込信号発生回路5に供給する(ステップS
5)。この例では、カウント値5からタイムカウントし
ているので一致信号Qは受信データが中断しないとする
と13ビット目相当時間に発生する。この一致信号Qの
供給に応答して、割込信号発生回路5は通信終了割込の
割込発生要求RIを発生する(ステップS6)。同時に
OR回路7の出力はクリア信号Cとしてカウンタ4に供
給され、このカウンタ4をクリアする(ステップS
7)。このカウンタ4のクリアに応答して、タイマ開始
信号STがロウレベルとなり、タイマ62をクリアする
とともに時間計測を停止する(ステップS8〜S1
0)。なお、このように強制的に通信終了した場合は、
時間設定値Pは一定であるので、受信中断時の受信デー
タDのビット数により一致信号Qの発生時間が異なりし
たがって、割込発生要求RIの発生時刻も異なるが、こ
の例では中断発生から1フレーム以内には確実に通信終
了できるので、次の正常な受信データDの入力に対し正
常に動作を再開できる。
数値を読出すことにより、有効データ長が何ビットであ
るかを確認することができる。
伝送装置は、計数値が設定値未満であるときに外部クロ
ックの一定時間以上の供給継続により強制的に通信終了
対応の割込要求を発生させる通信終了設定回路と、上記
計数値を読出すための読出バスとを備えることにより、
未知ビット長のデータ受信時においても、確実に通信終
了割込が発生することが可能となるので、強制クロック
供給用の外部回路が不要となるという効果がある。
なり、ソフトの処理効率の向上が図れるという効果があ
る。
ロック図である。
ある。
ーチャートである。
図である。
Claims (2)
- 【請求項1】 外部クロックと内部クロックとのいずれ
か一方を選択してシリアル通信に使用するシリアルクロ
ックを供給するクロックセレクタと、前記シリアルクロ
ックをカウントして計数値を供給するカウンタと、受信
データであるシリアルデータをパラレルデータに変換す
るシフトレジスタと、前記クロックセレクタから前記シ
リアルクロックの供給を受け受信起動時に前記シフトレ
ジスタと前記カウンタに前記シリアルクロックを供給す
るシリアルクロック制御回路と、予め定めた前記通信デ
ータのビット長対応の設定値に達した前記計数値の供給
に応答して割込要求を発生する割込信号発生回路とを備
えるシリアル伝送装置において、 前記計数値が前記設定値未満であるときに前記外部クロ
ックの予め定めた時間以上変化しないことを検出して強
制的に通信終了対応の前記割込要求を発生させる通信終
了設定回路と、 前記計数値を読出すための読出バスとをさらに備えるこ
とを特徴とするシリアル伝送装置。 - 【請求項2】 前記通信終了設定回路が前記設定値未満
の前記計数値対応の受信中信号の供給とともに前記外部
クロックの供給に応答してタイマ開始信号を供給する論
理回路と、 前記タイマ開始信号の供給に応答して前記外部クロック
と別の時間計測用のクロックを計数しこの計数値対応の
時間計測値を供給するタイマと、 予め定めた時間設定値を格納するレジスタと、 前記時間計測値および時間設定値を比較し一致すると一
致信号を供給する比較回路とを備えることを特徴とする
請求項1記載のシリアル伝送装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5271096A JP2621772B2 (ja) | 1993-10-29 | 1993-10-29 | シリアル伝送装置 |
US08/330,839 US5613104A (en) | 1993-10-29 | 1994-10-27 | Serial transmission apparatus having an operation surely carried out even if a serial datum is represented by an unknown number of data bits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5271096A JP2621772B2 (ja) | 1993-10-29 | 1993-10-29 | シリアル伝送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07129485A JPH07129485A (ja) | 1995-05-19 |
JP2621772B2 true JP2621772B2 (ja) | 1997-06-18 |
Family
ID=17495302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5271096A Expired - Lifetime JP2621772B2 (ja) | 1993-10-29 | 1993-10-29 | シリアル伝送装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5613104A (ja) |
JP (1) | JP2621772B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6647487B1 (en) * | 2000-02-18 | 2003-11-11 | Hewlett-Packard Development Company, Lp. | Apparatus and method for shift register rate control of microprocessor instruction prefetches |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4542457A (en) * | 1983-01-11 | 1985-09-17 | Burroughs Corporation | Burst mode data block transfer system |
KR920010453B1 (ko) * | 1990-03-15 | 1992-11-28 | 주식회사 금성사 | 광디스크의 데이타 연속 입력 제어시스템 |
US5455913A (en) * | 1990-05-14 | 1995-10-03 | At&T Global Information Solutions Company | System and method for transferring data between independent busses |
US5390299A (en) * | 1991-12-27 | 1995-02-14 | Digital Equipment Corporation | System for using three different methods to report buffer memory occupancy information regarding fullness-related and/or packet discard-related information |
US5485583A (en) * | 1992-08-20 | 1996-01-16 | Motorola, Inc. | System for controlling data transfer by setting and decrementing a counter based on the number of error correction bits and transfer bit rate respectively |
-
1993
- 1993-10-29 JP JP5271096A patent/JP2621772B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-27 US US08/330,839 patent/US5613104A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH07129485A (ja) | 1995-05-19 |
US5613104A (en) | 1997-03-18 |
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Legal Events
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