JP3166644B2

JP3166644B2 - データ変化検出装置

Info

Publication number: JP3166644B2
Application number: JP34435696A
Authority: JP
Inventors: 勝丸大野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-12-25
Filing date: 1996-12-25
Publication date: 2001-05-14
Anticipated expiration: 2016-12-25
Also published as: US5953349A; AU742147B2; AU4927597A; JPH10190763A; EP0851369A3; EP0851369A2

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ変化検出装置
に関し、とくに一連のデータ中の制御情報が多重されて
いる部分を監視し、監視区間のデータが変化した時に、
その新たな制御情報に基づき制御を変更させるデータ変
化検出装置に関する。

【０００２】

【従来の技術】図７は従来のデータ変化検出装置の一例
の構成図である。従来のデータ変化検出装置は、直列に
入力されるデータ（ＤＡＴＡ）より監視区間のデータを
ｎビット（ｎは正の整数）並列データとして取り込むシ
フトレジスタ６１と、このシフトレジスタ６１に取り込
まれた最新並列データが常時格納されるデータ保持回路
６２と、このデータ保持回路６２に格納された並列デー
タが一時格納されるメモリ（不図示）を有するインタフ
ェース回路（ＣＰＵＩＮＴＦ）６３と、このインタフェ
ース回路６３とデータのやりとりを行う処理装置（ＣＰ
Ｕ）６４と、監視区間のタイミング及びデータ保持のタ
イミングを生成するタイミングジェネレータ６５とから
なる。

【０００３】このタイミングジェネレータ６５にて生成
されるタイミング信号ＴＩＭ１により監視区間毎のｎビ
ットの入力信号ＳＤ１〜ＳＤｎがシフトレジスタ６１に
格納される。そしてこのｎビッとの入力信号はタイミン
グ信号ＴＩＭ２によりデータ保持回路６２に格納され、
さらにこのデータ保持回路６２に格納されたデータＬＤ
１〜ＬＤｎはインタフェース回路６３を介して処理装置
６４へ入力される。なお、このタイミングジェネレータ
６５に入力されるＴＩＭは一連のデータ中の監視区間を
示すタイミングパルス、ＣＬＫはデータの基準クロック
である。

【０００４】一方、処理装置６４はｍビット（ｍは正の
整数、かつ（ｎ÷ｍ）＝整数となる数）ごとに信号の送
受信を行うよう構成されている。したがって、処理装置
６４はｎビットのデータを取り込むために（ｎ÷ｍ）回
インタフェース回路６３にデータの要求を行うことにな
る。

【０００５】また、ＲＥはバスのリードイネーブル信号
を、ＷＥはバスのライトイネーブル信号を、ＡＲＥはバ
スのアドレス出力タイミング信号を夫々示している。

【０００６】図８はインタフェース回路６３内のメモリ
マップ図である。同図は入力データがｍビット毎に異な
る番地に格納されることを示している。そして、これら
のデータＬＤ１〜ＬＤｎは信号ＲＥ、ＷＥ及びデータＤ
１〜Ｄｍの制御にしたがつて処理装置６４に出力され
る。

【０００７】次に、処理装置６４の動作について説明す
る。図９は処理装置の動作を示すフローチャートであ
る。

【０００８】同図を参照して、まず、処理装置６４内に
設けられたタイマ割り込み発生部が監視区間よりも長い
周期でタイマ割り込みを発生させ（１００）、これによ
り動作が開始される（１０１）。

【０００９】次に、処理装置６４は監視区間データをイ
ンタフェース回路６より取得する（１０２）。インタフ
ェース回路６内のメモリマップは図８のように構成され
ているため、処理装置６４はｎビットの監視区間データ
全てを取得するのに合計（ｎ÷ｍ）回リード命令を出
す。

【００１０】次に、処理装置６４はその取得データが前
回取得したデータと一致しているかを判定し（１０
３）、不一致の時は不一致フラグをオン（ＯＮ）にし
（１０４）、前回取得したデータを今回取得したデータ
に更新し（１０８）、終了（ＲＴＮ）する（１０９）。

【００１１】一方、１０３での判定結果が一致の時は、
不一致フラグがＯＮかどうかを判定し（１０５）、不一
致フラグがオフ（ＯＦＦ）の時は前回取得したデータを
今回取得したデータに更新し（１０８）、終了（ＲＴ
Ｎ）する（１０９）。

【００１２】一方、不一致フラグがオンの時は、不一致
フラグをオフとし（１０６）、この時点で処理装置６４
は、監視区間データが変化したと判定し、１０２で取得
したデータ、すなわち最新制御情報に基づいた動作を実
施し（１０７）、次に、前回取得したデータを今回取得
したデータに更新し（１０８）、終了（ＲＴＮ）する
（１０９）。

【００１３】ここで、前回取得したデータと一致（１０
３）し、かつその時点で既に不一致フラグがオンとされ
ていた時（１０５）に限り監視区間データが変化したと
判定したのは、不一致フラグがオンとなったというだけ
では、伝送線路上等でデータエラーが発生することも考
えられるからである。

【００１４】したがって、最初の比較で不一致となり、
これにより不一致フラグがオンとされ、その次の比較で
前回のデータと一致した時に不一致が発生したと判定す
るのである。すなわち、同一データが２回以上続けて入
力されることを前提としている。

【００１５】一方、特開昭６３−１９３７８０号公報
に、分離回路で取得したデータに基づいてＣＰＵが動作
する回路が開示されている。

【００１６】この回路は、垂直同期パルス分離回路にお
いて分離された垂直同期パルスがラッチ回路及びＣＰＵ
の夫々に供給されると、カウンタ回路の出力がラッチさ
れ、このカウント出力がデータバスを介してＣＰＵに取
込まれる。

【００１７】ＣＰＵにおいて、前垂直同期パルスのタイ
ミングにおけるカウント値と現垂直同期パルスのタイミ
ングにおけるカウント値に基づいて判定処理がなされ、
判定結果が所定の条件を満たす時のみ入力された垂直同
期パルスが有効なものとして出力される、というもので
ある。

【００１８】

【発明が解決しようとする課題】しかし、これら従来の
データ変化検出装置は、処理装置内でデータ変化の検出
を行っていたため、この処理に要する時間分だけ他の処
理にさける時間が少なくなり、よって処理装置の処理能
力が低下するという欠点があった。

【００１９】また、比較の際、前回取得データも処理装
置内に保存しておく必要があるため、そのデータを保存
するためのメモリ領域が別途必要となるという欠点もあ
った。

【００２０】さらに、タイマ割り込みにて変化の検出を
行っていたため、タイマ割り込みにて定められたタイミ
ングでしか変化の検出が行えないという欠点もあった。

【００２１】そこで本発明の目的は、処理装置の処理能
力を低下させず、処理装置内のメモリ領域を拡大する必
要がなく、かつ任意のタイミングでデータ変化の検出を
行うことが可能なデータ変化検出装置を提供することに
ある。

【００２２】

【課題を解決するための手段】前記課題を解決するため
に本発明は、入力されたデータの変化を検出するデータ
変化検出装置であって、最新入力データと前回入力デー
タとを比較する比較手段と、この比較手段での比較結果
に基づきデータ変化の判定を行うデータ変化判定手段
と、前記最新入力データが常時格納される最新入力デー
タ格納手段と、前記データ変化判定手段における判定結
果及び前記最新入力データ格納手段に格納された最新入
力データを外部の処理装置へ出力する出力手段とを含
み、前記データ変化判定手段は、前記比較手段にて不一
致が検出され、その次の比較で一致が検出された場合に
データ変化があったと判定するとともに、データ変化が
あった場合、前記比較手段での比較及び前記最新入力デ
ータ格納手段に最新入力データが格納されるのを停止さ
せる停止手段をさらに含むことを特徴とする。

【００２３】

【００２４】本発明によれば、入力データの比較、前回
入力データの保存は処理装置の外部に設けられた比較手
段および最新入力データ格納手段にて行われ、データ変
化があったとき、データの比較および格納の動作は停止
するため、データ変化が検出された後、任意のタイミン
グに最新入力データ格納手段より最新データを出力する
ことができる。

【００２５】

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
るデータ変化検出装置の最良の実施の形態の構成図であ
る。なお、従来例（図７）と同様の構成部分及び信号名
については同一番号及び同一符号を付し、その説明を省
略する。

【００２７】本発明に係るデータ変化検出装置は、直列
に入力されるデータより監視区間のデータをｎビット並
列データＳＤ１〜ＳＤｎとして取り込むシフトレジスタ
２と、このシフトレジスタ２に取り込まれた最新並列デ
ータが常時格納されるデータ保持回路６２と、このデー
タ保持回路６２に格納された並列データＬＤ１〜ＬＤｎ
が一時格納されるメモリ（不図示）を有するインタフェ
ース回路６３と、このインタフェース回路６３とデータ
Ｄ１〜Ｄｍのやりとりを行う処理装置６４と、監視区間
のタイミング及びデータ保持等のタイミングを生成する
タイミングジェネレータ１と、シフトレジスタ２より出
力されるデータに基づき最新データと前回データとの比
較を行う比較回路８と、この比較回路８より出力される
比較結果に基づきデータ変化があったか否かの判定を行
うデータ変化検出回路９と、処理装置６４よりインタフ
ェース回路６３を介して入力されるリセット（ＲＥＳＥ
Ｔ）信号に基づきデータ変化検出回路９に検出を再開さ
せるリタイミング回路１０と、所定時間だけシフトレジ
スタ２、データ保持回路６２及び比較回路８の動作を停
止させるマスク回路６，７とからなる。

【００２８】図２はインタフェース回路６３内のメモリ
マップ図である。このメモリ領域が従来の領域（図８参
照）と異なる点は、Ｕ番地として後述するＲＳＴＥＤ，
ＲＥＳＥＴ及びＤＨ信号を格納する領域を設けた点であ
る。その他の領域は従来と同様である。

【００２９】図３はデータ変化検出装置の回路図、図
４，図５はこの装置の動作を示すタイミングチャートで
ある。

【００３０】図３において、タイミングジェネレータ１
に一連のデータ中の監視区間を示すタイミングパルスＴ
ＩＭ及びデータの基準クロックＣＬＫが入力されるのは
従来例と同様である。

【００３１】タイミングジェネレータ１より出力される
タイミングパルスＴＩＭ１は、シフトレジスタ２の動作
タイミングを設定するものである。このタイミングパル
スＴＩＭ１はインバータ１１及びオア１２からなる回路
より出力される。

【００３２】図４（Ａ）はタイミングジェネレータ１に
入力される信号の波形及び入力信号の波形を示してい
る。すなわち、タイミングパルスＴＩＭが高レベル
（Ｈ）となるとクロック信号（ＣＬＫ）の立上がりタイ
ミングにデータ（ＤＡＴＡ）が１ビットずつこのデータ
変化検出装置に入力され、入力されるデータがｎビット
になったところでタイミングパルスＴＩＭが低レベル
（Ｌ）となる。

【００３３】図３のタイミングジェネレータ１に戻り、
タイミングパルスＴＩＭがインバータ１１に入力され、
その出力がオア回路１２の一方の入力端子に入力され、
その出力としてタイミングパルスＴＩＭ１が得られる。
また、オア回路１２の他方の入力端子にはクロック信号
が入力される。

【００３４】したがって、図４（Ｂ）に示すようにタイ
ミングパルスＴＩＭ１として、監視区間ＴＩＭ内にのみ
出力される波形が得られる。

【００３５】次に、タイミングパルスＴＩＭ２は、デー
タ保持回路６２が監視区間データを取り込むタイミング
を設定するものである。

【００３６】図３のタイミングジェネレータ１を参照し
て、タイミングパルスＴＩＭ２はＤフリップフロップ
（以下、Ｄ・ＦＦという）１３と、オア回路１４，１５
からなる回路より出力される。

【００３７】そして、クロック信号がＤ・ＦＦ１３のク
ロック入力端子と、オア回路１５の一方の入力端子とに
入力され、タイミングパルスＴＩＭがオア回路１４の一
方の入力端子と、Ｄ・ＦＦ１３のデータ入力端子とに入
力される。また、Ｄ・ＦＦ１３の反転出力がオア回路１
４の他方の入力端子に入力され、オア回路１４の出力は
オア回路１５の他方の入力端子に入力される。そして、
オア回路１５よりタイミングパルスＴＩＭ２が出力され
る。

【００３８】タイミングパルスＴＩＭ３は比較動作の継
続時間を設定するものである。このタイミングパルスＴ
ＩＭ３はタイミングパルスＴＩＭと同一信号である。

【００３９】タイミングパルスＴＩＭ４は後述するＲＳ
Ｔ信号を出力するタイミングを設定するものである。

【００４０】タイミングパルスＴＩＭ４は、インバータ
１６と、Ｄ・ＦＦ１７とからなる回路より出力される。

【００４１】そして、クロック信号がインバータ１６に
入力され、そのインバータ１６からの出力がＤ・ＦＦ１
７のクロック入力端子へ入力される。また、Ｄ・ＦＦ１
７の反転出力がタイミングパルスＴＩＭ４として出力さ
れる。一方、オア回路１４の出力はＤ・ＦＦ１７のデー
タ入力端子へも入力される。

【００４２】この回路によれば、図４（Ｂ）を参照し
て、タイミングパルスＴＩＭ２としてタイミングパルス
ＴＩＭが立下がった後のクロック信号の最初の立下がり
タイミングで立上がり、そのクロック信号の次の立上が
りタイミングに立下がる信号が得られる。

【００４３】同様に、タイミングパルスＴＩＭ４とし
て、タイミングパルスＴＩＭ２の立上がりとほぼ同時に
立上がり、タイミングパルスＴＩＭ２の立下がりタイミ
ングよりクロック信号の半周期分だけ遅れて立下がる信
号が得られる。

【００４４】次に、比較回路８について説明する。図３
に戻り、比較回路８は、Ｄ・ＦＦ２０，２１，２５，２
７と、排他的オア（ＥＸ・ＯＲ）回路２２と、オア回路
２３と、アンド回路２４と、インバータ２６と、ラッチ
バッファ２８とからなる。

【００４５】なお、アンド回路６，７については後述す
るが、いま説明の都合上、このアンド回路６，７からは
夫々タイミングパルスＴＩＭ１，２が常時出力されてい
るものとする。

【００４６】Ｄ・ＦＦ２０，２１のクロック入力端子に
はタイミングパルスＴＩＭ１が入力され、Ｄ・ＦＦ２０
のデータ入力端子にはシフトレジスタ２からの出力が入
力され、Ｄ・ＦＦ２１のデータ入力端子には入力データ
（ＤＡＴＡ）が入力される。

【００４７】また、Ｄ・ＦＦ２０，２１の正転出力が排
他的オア回路２２の双方の入力端子に夫々入力され、排
他的オア回路２２の出力はオア回路２３の一方の入力端
子に入力される。

【００４８】オア回路２３の出力はアンド回路２４の一
方の入力端子に入力され、アンド回路２４の出力はＤ・
ＦＦ２５のデータ入力端子へ入力される。

【００４９】Ｄ・ＦＦ２５の正転出力はオア回路２３の
他方の入力端子に入力され、同反転出力はＤ・ＦＦ２７
のデータ入力端子へ入力される。

【００５０】また、Ｄ・ＦＦ２５のクロック入力端子と
インバータ２６にはクロック信号が入力され、インバー
タ２６の出力はＤ・ＦＦ２７のクロック入力端子へ入力
される。

【００５１】Ｄ・ＦＦ２７の正転出力はラッチバッファ
２８の入力端子に入力され、そのクロック入力端子には
タイミングパルスＴＩＭ２が入力される。

【００５２】そして、ラッチバッファ２８より比較結果
信号ＥＱが出力される。

【００５３】なお、アンド回路２４の他方の入力端子に
はタイミングパルスＴＩＭ３が入力される。

【００５４】この比較回路８の動作の概要を説明する
と、Ｄ・ＦＦ２０のデータ入力端子にシフトレジスタ２
から前回入力データが先頭ビットから順に入力される。
一方、Ｄ・ＦＦ２１のデータ入力端子には、最新入力デ
ータが先頭ビットから順に入力される。この前回入力デ
ータの入力と最新入力データの入力とは同期を取って行
われる。

【００５５】すなわち、最新入力データと前回入力デー
タの対応するビットがタイミングパルスＴＩＭ１に同期
して１ビットずつ排他的オア回路２２に入力され、排他
的オア回路２２にてビットの比較がなされる。そして、
比較結果が一致であれば、排他的オア回路２２より低レ
ベル信号が出力され、不一致であれば高レベル信号が出
力される。

【００５６】いま、最新入力データと前回入力データの
比較結果が一致の場合、排他的オア回路２２の出力は低
レベル、オア回路２３の出力も低レベルとなり、よって
アンド回路２４の出力も低レベルとなる。したがって、
クロック信号の立上がりにてＤ・ＦＦ２５はリセットさ
れ、Ｄ・ＦＦ２５の反転出力は高レベルとなる。

【００５７】そして、クロック信号の立下がりタイミン
グでＤ・ＦＦ２７がセットされ、Ｄ・ＦＦ２７の正転出
力は高レベルとなる。

【００５８】そして、この高レベル信号がタイミングパ
ルスＴＩＭ２の立上がりでラッチバッファ２８に入力さ
れ、ラッチバッファ２８の出力は高レベルとなる。

【００５９】一方、最新入力データと前回入力データの
比較結果が不一致の場合、排他的オア回路２２の出力は
高レベル、オア回路２３の出力も高レベルとなり、よっ
てタイミングパルスＴＩＭ３の立上がりでアンド回路２
４の出力も高レベルとなる。

【００６０】したがって、クロック信号の立上がりにて
Ｄ・ＦＦ２５はセットされ、Ｄ・ＦＦ２５の反転出力は
低レベルとなる。

【００６１】そして、クロック信号の立下がりタイミン
グでＤ・ＦＦ２７がリセットされ、Ｄ・ＦＦ２７の正転
出力は低レベルとなる。

【００６２】そして、この低レベル信号がタイミングパ
ルスＴＩＭ２の立上がりでラッチバッファ２８に入力さ
れ、ラッチバッファ２８の出力は低レベルとなる。

【００６３】この比較回路８の動作タイミングを示すの
が図４（Ｃ），（Ｄ）である。

【００６４】同図（Ｃ）は、前回の比較結果が一致で今
回の比較結果が不一致の場合の動作タイミングを示して
いる。また、今回の比較結果は５ビット目で不一致が発
生した場合を示している。この場合、ラッチバッファ２
８の出力は高レベルから低レベルに変化する。

【００６５】同図（Ｄ）は、前回の比較結果が不一致で
今回の比較結果が一致の場合の動作タイミングを示して
いる。なお、同図はラッチバッファ２８の出力のみの動
作タイミングを示し他のタイミングは省略している。こ
の場合、ラッチバッファ２８の出力は低レベルから高レ
ベルに変化する。

【００６６】次に、データ変化検出回路９について説明
する。この回路９はＤ・ＦＦ２９で構成され、ラッチバ
ッファ２８の出力がこのＤ・ＦＦ２９のクロック入力端
子に入力される。また、データ入力には高レベルの電圧
が印加されている。そして、Ｄ・ＦＦ２９の反転出力よ
り出力を取り出している。

【００６７】したがって、このＤ・ＦＦ２９はクロック
入力端子に低レベルから高レベルに立上がる信号が入力
された場合にのみセットされ、この時、出力信号ＤＨは
低レベルとなる。

【００６８】すなわち、前回の比較結果が不一致で今回
の比較結果が一致の場合にのみＤ・ＦＦ２９はセットさ
れ、この時、出力信号ＤＨは低レベルとなる。

【００６９】この出力信号ＤＨはインタフェース回路６
３内のメモリのＵ番地に格納される。

【００７０】また、処理装置６４は定期的にこの出力信
号ＤＨを監視している。処理装置６４はこの出力信号Ｄ
Ｈを図３に示すＲＥ，ＷＥ，ＡＲＥ信号に基づきインタ
フェース回路６３より取得し、同時に後述するデータ検
出再開処理情報ＲＳＴＥＤを取得する。

【００７１】次に、マスク回路６，７について説明す
る。マスク回路６にはタイミングパルスＴＩＭ１とＤ・
ＦＦ２９の出力信号ＤＨが入力される。そして、その出
力信号Ｓ５はシフトレジスタ２のクロック入力端子に入
力されている。

【００７２】すなわち、Ｄ・ＦＦ２９の出力信号ＤＨが
低レベルの場合、マスク回路６よりタイミングパルスＴ
ＩＭ１は出力されず、したがって、シフトレジスタ２の
動作は停止する。これは、Ｄ・ＦＦ２９の出力信号ＤＨ
が低レベルとなり、換言すれば、入力データの変化が検
出された場合は、シフトレジスタ２の動作を停止させる
ことを意味する。

【００７３】一方、マスク回路７にはタイミングパルス
ＴＩＭ２とＤ・ＦＦ２９の出力信号ＤＨが入力される。
そして、その出力信号Ｓ６はデータ保持回路６２及びラ
ッチバッファ２８のクロック入力端子に入力されてい
る。

【００７４】すなわち、Ｄ・ＦＦ２９の出力信号ＤＨが
低レベルの場合、マスク回路７よりタイミングパルスＴ
ＩＭ２は出力されず、したがって、データ保持回路６２
及びラッチバッファ２８の動作は停止する。

【００７５】これは、入力データの変化が検出された場
合は、データ保持回路６２及びラッチバッファ２８の動
作を停止させることを意味する。

【００７６】次に、リタイミング回路１０について説明
する。リタイミング回路１０は、Ｄ・ＦＦ３０、３２，
３３及びセレクタ３１により構成される。

【００７７】Ｄ・ＦＦ３０のクロック入力端子にはイン
タフェース回路６３より信号ＲＳＴＷＲが入力され、デ
ータ入力端子には同じくインタフェース回路６３よりリ
セット信号ＲＥＳＥＴが入力される。そして、正転出力
はセレクタ３１のデータ入力端子に入力される。

【００７８】セレクタ３１の出力はＤ・ＦＦ３２のデー
タ入力端子に入力され、Ｄ・ＦＦ３２のクロック入力端
子にはクロック信号が入力される。

【００７９】Ｄ・ＦＦ３２の正転出力はＤ・ＦＦ３３の
データ入力端子に入力され、Ｄ・ＦＦ３３のクロック入
力端子にはクロック信号が入力される。

【００８０】そして、Ｄ・ＦＦ３３の正転出力は信号Ｒ
ＳＴとしてＤ・ＦＦ２９のリセット端子に入力される。

【００８１】また、Ｄ・ＦＦ３０の正転出力は信号ＲＳ
ＴＥＤとしてインタフェース回路６３へ出力される。

【００８２】次に、このリタイミング回路１０の動作に
ついて図４（Ｅ）を参照しながら説明する。処理装置６
４がインタフェース回路６３内のメモリのＵ番地（図２
参照）にリセット信号ＲＥＳＥＴとして低レベル信号を
書き込むと、インタフェース回路６３は図４（Ｅ）に示
すタイミングで低レベルパルスＲＳＴＷＲを出力する。
低レベルリセット信号ＲＥＳＥＴはデータ変化検出処理
の再開を要求する信号である。

【００８３】Ｄ・ＦＦ３０に低レベルのリセット信号Ｒ
ＥＳＥＴ及び低レベルパルスＲＳＴＷＲが入力されると
その正転出力は低レベルとなる。この低レベル信号はセ
レクタ３１に入力され、セレクタ３１はタイミングパル
スＴＩＭ４の立上がりにて低レベル信号Ｓ１６を出力す
る。

【００８４】さらに、その低レベル信号Ｓ１６はＤ・Ｆ
Ｆ３２に入力され、Ｄ・ＦＦ３２はクロック信号ＣＬＫ
の立上がりにて低レベル信号Ｓ１７を出力する。

【００８５】さらに、その低レベル信号Ｓ１７はＤ・Ｆ
Ｆ３３に入力され、Ｄ・ＦＦ３３はその次のクロック信
号ＣＬＫの立上がりにて低レベル信号ＲＳＴを出力す
る。

【００８６】そして、この低レベル信号ＲＳＴによりＤ
・ＦＦ２９がリセットされ信号ＤＨは高レベルとなる。

【００８７】このリセット信号は、データ変化の検出情
報ＤＨをリセットし、データ変化発生時の監視区間デー
タの取り込み、一致検出、データ変化検出を再開させる
ものである。

【００８８】そして、このリタイミング回路１０は、処
理装置６４より入力されたリセット信号ＲＥＳＥＴを所
定時間遅延させてＲＳＴ信号として出力することを目的
としている。

【００８９】この所定時間とは、図４（Ｅ）を参照し
て、信号ＲＳＴＥＤが低レベルの期間であり、これはリ
セット信号ＲＥＳＥＴが入力されてからＤ・ＦＦ２８よ
り比較結果信号ＥＱが出力されるまで（同図（Ｃ），
（Ｄ）参照）、信号Ｓ１７が低レベルから立上がるまで
（同図（Ｅ）参照）の期間、さらに具体的には、監視区
間データの取り込み、一致検出、データ変化検出を実行
中である期間（詳細にはタイミングパルスＴＩＭ１の立
上がりからＴＩＭ４の立ち下がりまでの期間）である。

【００９０】すなわち、処理装置６４からのリセット信
号ＲＥＳＥＴは任意のタイミングに入力されるものであ
り、これが監視区間の途中で入力された場合、たとえ
ば、タイミングパルスＴＩＭ１の途中のタイミングから
監視が再開される可能性があり、そうなるとデータが正
しく取り込めなくなるためである。

【００９１】そこで、処理装置６４からリセット信号Ｒ
ＥＳＥＴが入力された場合は、ＴＩＭ４が立ち下がるの
を待ってＲＳＴ信号を出力させるようにしたものである
（図４（Ｂ），（Ｅ）参照）。

【００９２】そして、再開処理中であることを処理装置
６４へ通知するため、再開処理中を意味する信号ＲＳＴ
ＥＤをインタフェース回路６３を介して処理装置６４へ
出力する。

【００９３】図５は比較結果信号ＥＱが低レベルから高
レベルに立上がることで前回の比較が不一致、今回の比
較が一致となったことが検出され、その結果データ変化
の検出情報ＤＨが高レベルから低レベルに変化してデー
タ変化があったことが検出され、次にＲＳＴ信号により
データ変化の検出情報ＤＨがリセットされるタイミング
を示している。

【００９４】次に、処理装置６４の動作について説明す
る。図６は処理装置の動作を示すフローチャートであ
る。

【００９５】動作が開始されると（５１）、処理装置６
４はインタフェース回路６３内のメモリのＵ番地よりデ
ータ変化検出情報ＤＨ及び再開処理中信号ＲＳＴＥＤを
取得する（５２）。

【００９６】次に、処理装置６４はこれら２つの情報か
らデータ変化ありかつ再開処理が終了しているか否かを
調べる（５３）。

【００９７】そして、少なくともデータ変化なし、もし
くは再開処理中である場合はその後のデータ取得の処理
は行わないで動作は終了する（５７）。

【００９８】一方、工程５３にてデータ変化ありかつ再
開処理が終了している場合は、処理装置６４はデータ保
持回路６２に保持されている最新入力データをインタフ
ェース回路６３を介して取得する（５４）。なお、デー
タ変化ありの場合、その後の比較処理等は停止すること
は前述したとおりである。

【００９９】次に、取得データの指示する内容を実行す
る（５５）。

【０１００】次に、検出再開を指示するリセット信号Ｒ
ＥＳＥＴをインタフェース回路６３を介してリタイミン
グ回路１０へ出力する（５６）。

【０１０１】これにより、データ変化の検出工程が再開
され、動作は終了する（５７）。

【０１０２】

【発明の効果】本発明によれば、入力されたデータの変
化を検出するデータ変化検出装置であって、最新入力デ
ータと前回入力データとを比較する比較手段と、この比
較手段での比較結果に基づきデータ変化の判定を行うデ
ータ変化判定手段と、前記最新入力データが常時格納さ
れる最新入力データ格納手段と、前記データ変化判定手
段における判定結果及び前記最新入力データ格納手段に
格納された最新入力データを外部の処理装置へ出力する
出力手段とを含みデータ変化検出装置を構成したため、
処理装置内に比較手段及び前回取得データを格納する格
納手段を設ける必要がない。

【０１０３】すなわち、処理装置内に比較手段を設ける
必要がないため、比較処理により他の処理にさける時間
が少なくなるという事態が発生することはなく、よって
処理装置の処理能力が低下するということもない。

【０１０４】また、処理装置内に前回取得データを格納
する格納手段を設ける必要がないため、回路の小型化及
びコストの低減を図ることができる。

【０１０５】本発明による他の発明によれば、前記デー
タ変化判定手段にてデータ変化があったと判定された場
合、前記比較手段での比較及び前記最新入力データ格納
手段に最新入力データが格納されるのを停止させる停止
手段をさらに含みデータ変化検出装置を構成したため、
データ変化が検出された後、任意のタイミングに最新入
力データ格納手段より最新データを出力することができ
る。

【図面の簡単な説明】

【図１】本発明に係るデータ変化検出装置の最良の実施
の形態の構成図である。

【図２】インタフェース回路内のメモリマップ図であ
る。

【図３】データ変化検出装置の回路図である。

【図４】データ変化検出装置の動作を示すタイミングチ
ャートである。

【図５】データ変化検出装置の動作を示すタイミングチ
ャートである。

【図６】処理装置の動作を示すフローチャートである。

【図７】従来のデータ変化検出装置の一例の構成図であ
る。

【図８】同装置のインタフェース回路内のメモリマップ
図である。

【図９】同装置の動作を示すフローチャートである。

【符号の説明】

１タイミングジェネレータ２シフトレジスタ６，７マスク回路８比較回路９データ変化検出回路１０リタイミング回路６２データ保持回路６３インタフェース回路

Claims

(57)【特許請求の範囲】

【請求項１】入力されたデータの変化を検出するデー
タ変化検出装置であって、最新入力データと前回入力データとを比較する比較手段
と、この比較手段での比較結果に基づきデータ変化の判
定を行うデータ変化判定手段と、前記最新入力データが
常時格納される最新入力データ格納手段と、前記データ
変化判定手段における判定結果及び前記最新入力データ
格納手段に格納された最新入力データを外部の処理装置
へ出力する出力手段とを含み、前記データ変化判定手段は、前記比較手段にて不一致が
検出され、その次の比較で一致が検出された場合にデー
タ変化があったと判定するとともに、データ変化があっ
た場合、前記比較手段での比較及び前記最新入力データ
格納手段に最新入力データが格納されるのを停止させる
停止手段をさらに含むことを特徴とするデータ変化検出
装置。
【請求項２】前記停止手段で停止された前記比較手段
での比較及び前記最新入力データ格納手段への最新入力
データの格納を前記外部の処理装置からの要求により再
開させる再開手段をさらに含むことを特徴とする請求項
１記載のデータ変化検出装置。
【請求項３】前記再開手段は、前記外部の処理装置か
らの要求が入力された時、前記最新入力データの格納ま
での行程が１回終了するまで前記処理装置に対し再開処
理中であることを通知する再開処理中通知手段をさらに
含むことを特徴とする請求項２記載のデータ変化検出装
置。
【請求項４】前記データ変化判定手段にてデータ変化
があったと判定され、かつ前記再開処理中通知手段より
再開処理中の通知がない場合、前記外部の処理装置は前
記最新入力データ格納手段より最新入力データを入力す
ることを特徴とする請求項３記載のデータ変化検出装
置。