JP2658081B2 - タイミング出力回路 - Google Patents
タイミング出力回路Info
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- JP2658081B2 JP2658081B2 JP62263156A JP26315687A JP2658081B2 JP 2658081 B2 JP2658081 B2 JP 2658081B2 JP 62263156 A JP62263156 A JP 62263156A JP 26315687 A JP26315687 A JP 26315687A JP 2658081 B2 JP2658081 B2 JP 2658081B2
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- Japan
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- data
- time data
- input signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、周期が変動する基準入力信号に同期した
タイミングパルスを出力する場合等に用いて好適なタイ
ミング出力回路に関する。
タイミングパルスを出力する場合等に用いて好適なタイ
ミング出力回路に関する。
この発明は、時刻データと、周期位相が可変となされ
ているかないしは最長のものが最初から基準入力信号の
周期よりも大きく設定されている場合を含むパターンデ
ータとを所定の関係で入出力する第１のメモリを備え、
基準入力信号に同期したタイミングパルス出力を得るタ
イミング出力回路において、基準入力信号が割り込む度
に付加的時刻データとこのパターンデータを第２のメモ
リから読み出し、基準入力信号が割り込んだ時点のカウ
ンター出力をラッチして得られる時刻データに付加的時
刻データを加えた時刻データとパターンデータを第１の
メモリに書き込むと共に、前に書き込んだ時刻データが
これから書き込もうとする時刻データよりも大きいか又
は等しいとき第１のメモリをクリアするようにすること
により、基準入力信号の周期が変動しても、これに同期
してパタン−データを出力できるようにしたものであ
る。
ているかないしは最長のものが最初から基準入力信号の
周期よりも大きく設定されている場合を含むパターンデ
ータとを所定の関係で入出力する第１のメモリを備え、
基準入力信号に同期したタイミングパルス出力を得るタ
イミング出力回路において、基準入力信号が割り込む度
に付加的時刻データとこのパターンデータを第２のメモ
リから読み出し、基準入力信号が割り込んだ時点のカウ
ンター出力をラッチして得られる時刻データに付加的時
刻データを加えた時刻データとパターンデータを第１の
メモリに書き込むと共に、前に書き込んだ時刻データが
これから書き込もうとする時刻データよりも大きいか又
は等しいとき第１のメモリをクリアするようにすること
により、基準入力信号の周期が変動しても、これに同期
してパタン−データを出力できるようにしたものであ
る。
基準入力信号に同期したタイミングパルス（パターン
データ）を出力するタイミング出力回路として従来第４
図に示すようなものが提案されている。第４図におい
て、（１）は中央処理装置（以下、CPUと云う）、
（２）はRAM、（３）はROMである。CPU（１）には外部
より基準入力信号が一定の周期で供給され、割込みがか
けられる。（４）は例えば37ビット×６段のFIFO（ファ
ーストイン・ファストアウト）メモリであって、基準入
力信号がCPU（１）に割込む度にFIFOメモリ（４）には
第５図に示すような例えば13ビットから成る時刻データ
と例えば24ビットから成るパターンデータがCPU（１）
より例えば５バイトのラッチ回路（５）を介して格納さ
れる。すなわち、CPU（１）に基準入力信号が割込んだ
時点でフリーランニング中の例えば13ビットのカウンタ
（６）のカウント値が例えば２バイトのラッチ回路
（７）を介してCPU（１）に供給され、例えばフィール
ドｎの場合Tnとして設定される。CPU（１）はROM（３）
より時間T1なるデータを読み出し、時刻データTn＋T1を
形成し、ラッチ回路（５）に供給する。また、CPU
（１）はROM（３）よりパターン４なるデータを読み出
し、ラッチ回路（５）に供給する。13ビットの時刻デー
タTn＋T1と24ビットのパターンデータ（パターン４）が
ラッチ回路（５）にラッチされた時点でCPU（１）より
書込み指令信号がFIFOメモリ（４）の入力シフト端子に
供給され、ラッチ回路（５）にラッチされている37ビッ
トのデータが一度にFIFOメモリ（４）に供給される。従
って、FIFOメモリ（４）の１段目には第５図に示すよう
に時刻データTn＋T1とパターンデータとしてのパターン
４が格納される。
データ）を出力するタイミング出力回路として従来第４
図に示すようなものが提案されている。第４図におい
て、（１）は中央処理装置（以下、CPUと云う）、
（２）はRAM、（３）はROMである。CPU（１）には外部
より基準入力信号が一定の周期で供給され、割込みがか
けられる。（４）は例えば37ビット×６段のFIFO（ファ
ーストイン・ファストアウト）メモリであって、基準入
力信号がCPU（１）に割込む度にFIFOメモリ（４）には
第５図に示すような例えば13ビットから成る時刻データ
と例えば24ビットから成るパターンデータがCPU（１）
より例えば５バイトのラッチ回路（５）を介して格納さ
れる。すなわち、CPU（１）に基準入力信号が割込んだ
時点でフリーランニング中の例えば13ビットのカウンタ
（６）のカウント値が例えば２バイトのラッチ回路
（７）を介してCPU（１）に供給され、例えばフィール
ドｎの場合Tnとして設定される。CPU（１）はROM（３）
より時間T1なるデータを読み出し、時刻データTn＋T1を
形成し、ラッチ回路（５）に供給する。また、CPU
（１）はROM（３）よりパターン４なるデータを読み出
し、ラッチ回路（５）に供給する。13ビットの時刻デー
タTn＋T1と24ビットのパターンデータ（パターン４）が
ラッチ回路（５）にラッチされた時点でCPU（１）より
書込み指令信号がFIFOメモリ（４）の入力シフト端子に
供給され、ラッチ回路（５）にラッチされている37ビッ
トのデータが一度にFIFOメモリ（４）に供給される。従
って、FIFOメモリ（４）の１段目には第５図に示すよう
に時刻データTn＋T1とパターンデータとしてのパターン
４が格納される。
同様に、CPU（１）はROM（３）より時間T2なるデータ
を読み出し、時刻データTn＋T2を形成し、ラッチ回路
（５）に供給する。また、CPU（１）はROM（３）よりパ
ターン１なるデータを読み出し、ラッチ回路（５）に供
給する13ビットの時刻データTn＋T2と24ビットのパター
ンデータ（パターン１）がラッチ回路（５）にラッチさ
れた時点でCPU（１）より書込み指令信号がFIFOメモリ
（４）の入力シフト端子に供給され、ラッチ回路（５）
にラッチされている37ビットのデータが一度にFIFOメモ
リ（４）に供給される。従って、FIFOメモリ（４）の２
段目には第５図に示すように時刻データTn＋T2とパター
ンデータとしてのパターン１が格納される。
を読み出し、時刻データTn＋T2を形成し、ラッチ回路
（５）に供給する。また、CPU（１）はROM（３）よりパ
ターン１なるデータを読み出し、ラッチ回路（５）に供
給する13ビットの時刻データTn＋T2と24ビットのパター
ンデータ（パターン１）がラッチ回路（５）にラッチさ
れた時点でCPU（１）より書込み指令信号がFIFOメモリ
（４）の入力シフト端子に供給され、ラッチ回路（５）
にラッチされている37ビットのデータが一度にFIFOメモ
リ（４）に供給される。従って、FIFOメモリ（４）の２
段目には第５図に示すように時刻データTn＋T2とパター
ンデータとしてのパターン１が格納される。
以下、同様にして３段目には時刻データTn＋T3とパタ
ーン２のデータ、４段目には時刻データTn＋T4とパター
ン３のデータ、５段目には時刻データTn＋T4′とパター
ン４のデータが夫々格納される。ここでT1＜T2＜T3＜T4
＜T4′なる関係にあり、T4′というデータはダミィの時
刻データでT4よりわずかに大きい時刻データとする。こ
のT4′なるデータを設けたのは37ビット分を同時にシフ
トしなければならないというFIFOメモリの構造によるも
ので、ハードウエアの構想によっては不要のものであ
る。
ーン２のデータ、４段目には時刻データTn＋T4とパター
ン３のデータ、５段目には時刻データTn＋T4′とパター
ン４のデータが夫々格納される。ここでT1＜T2＜T3＜T4
＜T4′なる関係にあり、T4′というデータはダミィの時
刻データでT4よりわずかに大きい時刻データとする。こ
のT4′なるデータを設けたのは37ビット分を同時にシフ
トしなければならないというFIFOメモリの構造によるも
ので、ハードウエアの構想によっては不要のものであ
る。
FIFOメモリ（４）の１段目に格納されたパターン４の
データはそのままラッチ回路（８）を介して出力ポート
（図示せず）に出力される。また、FIFOメモリ（４）の
１段目に格納された時刻データTn＋T1はそのままラッチ
回路（９）を介して比較器（10）に供給され、カウンタ
（６）のカウント値と比較され、両者が一致すると、つ
まりカウンタ（６）のカウント値（時間）が時刻データ
Tn＋T1の時刻になると、一致信号がFIFOメモリ（４）の
出力シフト端子に供給され、FIFOメモリ（４）が１段シ
フトして２段目に格納されていたパターン１のデータが
ラッチ回路（８）を介して出力ポートに出力される。以
下同様にしてパターン（４）までが出力される。
データはそのままラッチ回路（８）を介して出力ポート
（図示せず）に出力される。また、FIFOメモリ（４）の
１段目に格納された時刻データTn＋T1はそのままラッチ
回路（９）を介して比較器（10）に供給され、カウンタ
（６）のカウント値と比較され、両者が一致すると、つ
まりカウンタ（６）のカウント値（時間）が時刻データ
Tn＋T1の時刻になると、一致信号がFIFOメモリ（４）の
出力シフト端子に供給され、FIFOメモリ（４）が１段シ
フトして２段目に格納されていたパターン１のデータが
ラッチ回路（８）を介して出力ポートに出力される。以
下同様にしてパターン（４）までが出力される。
第６図は上述の如くして出力ポートに出力される各パ
ターンデータを出すもので、例えばフィールドｎの初期
段階で第６図Ａに示すような一定の周期Trefを有する基
準入力信号の割込みがあると、第６図Ｂに示すように基
準入力信号の割込み時点Tnより時間T1経過すると、パタ
ーン１のデータが出力され、時間T2経過するとパターン
２のデータが出力され、時間T3経過するとパターン３の
データが出力され、時間T4が経過するとパターン４のデ
ータが出力される。フィールドｎ＋１でも同様である。
ターンデータを出すもので、例えばフィールドｎの初期
段階で第６図Ａに示すような一定の周期Trefを有する基
準入力信号の割込みがあると、第６図Ｂに示すように基
準入力信号の割込み時点Tnより時間T1経過すると、パタ
ーン１のデータが出力され、時間T2経過するとパターン
２のデータが出力され、時間T3経過するとパターン３の
データが出力され、時間T4が経過するとパターン４のデ
ータが出力される。フィールドｎ＋１でも同様である。
ところで、上述の如くCPU（１）に供給される基準入
力信号の周期Trefが一定の場合はこれで問題ないが、基
準入力信号の周期が変動する場合には困ったことが起き
る。すなわち、第４図の回路構成においては、出力順に
従ってFIFOメモリ（４）にデータを入れてゆかないと正
しく出力することができない。なぜならば、FIFOメモリ
（４）は順番の入れ換えができないためである。
力信号の周期Trefが一定の場合はこれで問題ないが、基
準入力信号の周期が変動する場合には困ったことが起き
る。すなわち、第４図の回路構成においては、出力順に
従ってFIFOメモリ（４）にデータを入れてゆかないと正
しく出力することができない。なぜならば、FIFOメモリ
（４）は順番の入れ換えができないためである。
そこで、もしフィールドｎにおいて基準入力信号の周
期Trefが第７図に示すようにTref＜T4−T1であるとする
と、ラッチ（８）より出力ポートに出力されるパターン
データは第７図に示すようになり、フィールドｎのパタ
ーン４が出力された後およそカウンタ（６）が一巡の間
出力がなされない。すなわちカウンタ（６）に印加され
ているクロックの周期をTCLKとすると、T1＋TCLK×213
（カウンタ１周分）の間次のフィールドｎ＋１のパター
ン１は出力されない。そしてその後もしばらくの間基準
入力信号と出力されるパターンデータの周期がとれない
状態となる。
期Trefが第７図に示すようにTref＜T4−T1であるとする
と、ラッチ（８）より出力ポートに出力されるパターン
データは第７図に示すようになり、フィールドｎのパタ
ーン４が出力された後およそカウンタ（６）が一巡の間
出力がなされない。すなわちカウンタ（６）に印加され
ているクロックの周期をTCLKとすると、T1＋TCLK×213
（カウンタ１周分）の間次のフィールドｎ＋１のパター
ン１は出力されない。そしてその後もしばらくの間基準
入力信号と出力されるパターンデータの周期がとれない
状態となる。
このようにして第４図の如き従来回路の場合、基準入
力信号の周期が変動すると、これに出力するパターンデ
ータが同期しなくなる欠点があった。
力信号の周期が変動すると、これに出力するパターンデ
ータが同期しなくなる欠点があった。
この発明は斯る点に鑑みて成されたもので、基準入力
信号の周期が変動しても、これに同期してパターンデー
タを出力することができるタイミング出力回路を提供す
るものである。
信号の周期が変動しても、これに同期してパターンデー
タを出力することができるタイミング出力回路を提供す
るものである。
この発明は、例えば第１図に示すように、時刻データ
と、周期位相が可変となされているかないしは最長のも
のが最初から基準入力信号の周期よりも大きく設定され
ている場合を含むパターンデータとを所定の関係で入出
力する第１のメモリ（４）を備え、基準入力信号に同期
したタイミングパルス出力を得るタイミング出力回路に
おいて、基準入力信号が割り込む度に付加的時刻データ
とこのパターンデータを第２のメモリ（３）から読み出
し、基準入力信号が割り込んだ時点のカウンター（６）
の出力をラッチ（７）でラッチして得られる時刻データ
に付加的時刻データを加えた時刻データとパターンデー
タを第１のメモリ（４）に書き込むと共に、前に書き込
んだ時刻データがこれから書き込もうとする時刻データ
よりも大きいか又は等しいとき第１のメモリ（４）をク
リアするように構成してある。
と、周期位相が可変となされているかないしは最長のも
のが最初から基準入力信号の周期よりも大きく設定され
ている場合を含むパターンデータとを所定の関係で入出
力する第１のメモリ（４）を備え、基準入力信号に同期
したタイミングパルス出力を得るタイミング出力回路に
おいて、基準入力信号が割り込む度に付加的時刻データ
とこのパターンデータを第２のメモリ（３）から読み出
し、基準入力信号が割り込んだ時点のカウンター（６）
の出力をラッチ（７）でラッチして得られる時刻データ
に付加的時刻データを加えた時刻データとパターンデー
タを第１のメモリ（４）に書き込むと共に、前に書き込
んだ時刻データがこれから書き込もうとする時刻データ
よりも大きいか又は等しいとき第１のメモリ（４）をク
リアするように構成してある。
CPU（４）において前に書込んだ時刻データ例えば１
フィールド前の最後の時刻データTn-1＋T4′とこれから
書込もうとする時刻データ例えば現フィールドの最初の
時刻データTn＋T1とを比較し、前者が後者より大きいか
又は等しいときは第７図で説明したような不都合が生じ
るのでメモリ（４）をクリアしてしまう。これにより、
基準入力信号の周期が変動しても、これに同期してパタ
ーンデータを出力することができる。
フィールド前の最後の時刻データTn-1＋T4′とこれから
書込もうとする時刻データ例えば現フィールドの最初の
時刻データTn＋T1とを比較し、前者が後者より大きいか
又は等しいときは第７図で説明したような不都合が生じ
るのでメモリ（４）をクリアしてしまう。これにより、
基準入力信号の周期が変動しても、これに同期してパタ
ーンデータを出力することができる。
以下、この発明の一実施例を第１図〜第３図に基づい
て詳しく説明する。
て詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図にお
いて、第４図と対応する部分には同一符号を付し、その
詳細説明は省略する。
いて、第４図と対応する部分には同一符号を付し、その
詳細説明は省略する。
本実施例では、基本的には基準入力信号が割込む度に
CPU（１）よりクリア信号をFIFOメモリ（４）のクリア
端子に供給し、その内容を一度クリアしてから第５図の
如きデータを設定するようにする。この方法を用いた場
合のTref＜T4−T1時の出力パターンを第２図に示す。第
２図において、第２図ＡはCPU（１）に印加される基準
入力信号、第２図Ｂはラッチ（８）より出力されるパタ
ーンデータの状態を示す。すなわち、第２図において、
基準入力信号TnとTn+1の間つまりフィールドｎはTref＜
T4−T1の状態を示し、この状態ではパターン３のデータ
が出力されている時点で基準入力信号Tn+1でFIFOメモリ
（４）はクリアされてパターンは出力されないが、次の
フィールドｎ＋１になると出力タイミングの周期は元に
戻り、パターン４まで出力されるようになる。
CPU（１）よりクリア信号をFIFOメモリ（４）のクリア
端子に供給し、その内容を一度クリアしてから第５図の
如きデータを設定するようにする。この方法を用いた場
合のTref＜T4−T1時の出力パターンを第２図に示す。第
２図において、第２図ＡはCPU（１）に印加される基準
入力信号、第２図Ｂはラッチ（８）より出力されるパタ
ーンデータの状態を示す。すなわち、第２図において、
基準入力信号TnとTn+1の間つまりフィールドｎはTref＜
T4−T1の状態を示し、この状態ではパターン３のデータ
が出力されている時点で基準入力信号Tn+1でFIFOメモリ
（４）はクリアされてパターンは出力されないが、次の
フィールドｎ＋１になると出力タイミングの周期は元に
戻り、パターン４まで出力されるようになる。
ところで、基準入力信号と出力されるパターンデータ
の周期位相が一定の場合、すなわち時刻データのパラメ
ータであるT1〜T4が一定の場合は上述の如く基準入力信
号が割込む度にFIFOメモリ（４）を一度クリアしてから
データを設定する方法でよいが、位相可変の場合すなわ
ちT1〜T4が可変ないしは少なくとも最長のT4が最初から
T4＞Trefの状態に設定されている場合は上述の方法では
不都合を生ずる。すなわち、例えばT4＞Trefとなるよう
な条件では毎フィールド時刻T0＋T4になる前にFIFOメモ
リ（４）がクリアされてパターン４のデータが出力され
てしまうからである。
の周期位相が一定の場合、すなわち時刻データのパラメ
ータであるT1〜T4が一定の場合は上述の如く基準入力信
号が割込む度にFIFOメモリ（４）を一度クリアしてから
データを設定する方法でよいが、位相可変の場合すなわ
ちT1〜T4が可変ないしは少なくとも最長のT4が最初から
T4＞Trefの状態に設定されている場合は上述の方法では
不都合を生ずる。すなわち、例えばT4＞Trefとなるよう
な条件では毎フィールド時刻T0＋T4になる前にFIFOメモ
リ（４）がクリアされてパターン４のデータが出力され
てしまうからである。
そこで、本実施例では基準入力信号の周期Trefを常に
監視して前に書込んだ時刻データがこれから書込もうと
する時刻データよりも大きいか又は等しいとき例えば１
フィールド前の最後に書込んだ時刻データをTn-1＋
T4′、現フィールドで最初に書込もうとする時刻データ
をTn＋T1とするとTn＋T1≦Tn-1＋T4′となったときのみ
FIFOメモリ（４）をクリアするようにする。
監視して前に書込んだ時刻データがこれから書込もうと
する時刻データよりも大きいか又は等しいとき例えば１
フィールド前の最後に書込んだ時刻データをTn-1＋
T4′、現フィールドで最初に書込もうとする時刻データ
をTn＋T1とするとTn＋T1≦Tn-1＋T4′となったときのみ
FIFOメモリ（４）をクリアするようにする。
第３図はこのときのフローチャートを示すもので、先
ずステップ（イ）でCPU（１）に基準入力信号の割込み
があると、CPU（１）はステップ（ロ）でカウンタ
（６）のカウント値をTnとしてCPU内に設定する。そし
て、ステップ（ハ）でCPU（１）はROM（３）より時刻T1
なるデータを読み出して現フィールドの最初に書込もう
とする時刻データTn＋T1を形成する。次にCPU（１）はR
AM（２）より１フィールド前の最後に書込まれた時刻デ
ータTn-1＋T4′を読み出し、時刻データTn＋T1とTn-1＋
T4′を比較する。そしてTn＋T1≦Tn-1＋T4′であれば、
つまり１フィールド前の最後に書込んだ時刻データが現
フィールドの最初に書込もうとしている時刻データより
大きいか等しければステップ（２）でCPU（１）はクリ
ア信号を発生してFIFOメモリ（４）をクリアしてステッ
プ（ホ）に進む。若しそうでなければそのままステップ
（ホ）に進む。
ずステップ（イ）でCPU（１）に基準入力信号の割込み
があると、CPU（１）はステップ（ロ）でカウンタ
（６）のカウント値をTnとしてCPU内に設定する。そし
て、ステップ（ハ）でCPU（１）はROM（３）より時刻T1
なるデータを読み出して現フィールドの最初に書込もう
とする時刻データTn＋T1を形成する。次にCPU（１）はR
AM（２）より１フィールド前の最後に書込まれた時刻デ
ータTn-1＋T4′を読み出し、時刻データTn＋T1とTn-1＋
T4′を比較する。そしてTn＋T1≦Tn-1＋T4′であれば、
つまり１フィールド前の最後に書込んだ時刻データが現
フィールドの最初に書込もうとしている時刻データより
大きいか等しければステップ（２）でCPU（１）はクリ
ア信号を発生してFIFOメモリ（４）をクリアしてステッ
プ（ホ）に進む。若しそうでなければそのままステップ
（ホ）に進む。
ステップ（ホ）からステップ（リ）まではFIFOメモリ
（４）に第５図に示すようなデータを書込むステップを
示したもので、これは第４図で説明した手順と同様であ
る。そして、ステップ（ヌ）でCPU（１）は現フィール
ドの最後に書込んだ時刻データTn＋T4′をRAM（２）に
記憶する。これは次のフィールドで基準入力信号の割込
みがあったときステップ（ハ）の判断を行う際の１フィ
ールド前の最後に書込んだ時刻データとして使用され
る。
（４）に第５図に示すようなデータを書込むステップを
示したもので、これは第４図で説明した手順と同様であ
る。そして、ステップ（ヌ）でCPU（１）は現フィール
ドの最後に書込んだ時刻データTn＋T4′をRAM（２）に
記憶する。これは次のフィールドで基準入力信号の割込
みがあったときステップ（ハ）の判断を行う際の１フィ
ールド前の最後に書込んだ時刻データとして使用され
る。
このように本実施例では、１フィールド前の最後に書
込んだ時刻データと現１フィールドの最後に書込もうと
している時刻データとの大小を判断してFIFOメモリ
（４）をクリアするようにしたので、基準入力信号と出
力されるパターンデータの周期位相が一定でない場合で
も、基準入力信号に同期してパターンデータを出力する
ことができる。
込んだ時刻データと現１フィールドの最後に書込もうと
している時刻データとの大小を判断してFIFOメモリ
（４）をクリアするようにしたので、基準入力信号と出
力されるパターンデータの周期位相が一定でない場合で
も、基準入力信号に同期してパターンデータを出力する
ことができる。
尚、上述の実施例では前に書込んだ時刻データとこれ
から書込もうとする時刻データとして夫々１フィールド
前の最後に書込んだ時刻データと現フィールドの最初に
書込もうとする時刻データを使用したが、これに限定さ
れず、例えば同じフィールド内の前後の時刻データを夫
々使用するようにしてもよい。
から書込もうとする時刻データとして夫々１フィールド
前の最後に書込んだ時刻データと現フィールドの最初に
書込もうとする時刻データを使用したが、これに限定さ
れず、例えば同じフィールド内の前後の時刻データを夫
々使用するようにしてもよい。
上述の如くこの発明によれば、前に書込んだ時刻デー
タがこれから書込もうとする時刻データよりも大きいか
又は等しいときメモリをクリアするようにしたので、た
とえ基準入力信号の周期が変動してもこれに同期してパ
ターンデータを出力することができる。
タがこれから書込もうとする時刻データよりも大きいか
又は等しいときメモリをクリアするようにしたので、た
とえ基準入力信号の周期が変動してもこれに同期してパ
ターンデータを出力することができる。
第１図はこの発明の一実施例を示すブロック図、第２図
及び第３図は第１図の動作説明に供するための図、第４
図は従来回路の一例を示すブロック図、第５図はFIFOメ
モリの内容を示す図、第６図及び第７図は第４図の動作
説明に供するための図である。 （１）は中央処理装置、（２）はRAM、（３）はROM、
（４）はFIFOメモリ、（６）はカウンタ、（10）は比較
器である。
及び第３図は第１図の動作説明に供するための図、第４
図は従来回路の一例を示すブロック図、第５図はFIFOメ
モリの内容を示す図、第６図及び第７図は第４図の動作
説明に供するための図である。 （１）は中央処理装置、（２）はRAM、（３）はROM、
（４）はFIFOメモリ、（６）はカウンタ、（10）は比較
器である。
Claims (1)
- 【請求項１】時刻データと、周期位相が可変となされて
いるかないしは最長のものが最初から基準入力信号の周
期よりも大きく設定されている場合を含むパターンデー
タとを所定の関係で入出力する第１のメモリを備え、上
記基準入力信号に同期したタイミングパルス出力を得る
タイミング出力回路において、 上記基準入力信号が割り込む度に付加的時刻データとこ
のパターンデータを第２のメモリから読み出し、上記基
準入力信号が割り込んだ時点のカウンター出力をラッチ
して得られる時刻データに上記付加的時刻データを加え
た時刻データと上記パターンデータを上記第１のメモリ
に書き込むと共に、前に書き込んだ時刻データがこれか
ら書き込もうとする時刻データよりも大きいか又は等し
いとき上記第１のメモリをクリアするようにしたことを
特徴とするタイミング出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263156A JP2658081B2 (ja) | 1987-10-19 | 1987-10-19 | タイミング出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263156A JP2658081B2 (ja) | 1987-10-19 | 1987-10-19 | タイミング出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01106135A JPH01106135A (ja) | 1989-04-24 |
| JP2658081B2 true JP2658081B2 (ja) | 1997-09-30 |
Family
ID=17385575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62263156A Expired - Fee Related JP2658081B2 (ja) | 1987-10-19 | 1987-10-19 | タイミング出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658081B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5590892A (en) * | 1978-12-29 | 1980-07-09 | Matsushita Electric Ind Co Ltd | Program timer |
| JPS573079A (en) * | 1980-06-06 | 1982-01-08 | Sony Corp | Timer |
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-
1987
- 1987-10-19 JP JP62263156A patent/JP2658081B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH01106135A (ja) | 1989-04-24 |
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