JP2000311027A - 割込み処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 中央処理装置への割込み処理回路に関し、平
常時には中央処理装置に最低速度のクロックを供給して
おり、割込み要求があった時には、割込みの優先度が高
いほど中央処理装置に高速のクロックを供給する割込み
処理回路を提供する。 【解決手段】 発振器の出力と、該発振器の出力から生
成した周波数が該発振器の出力の周波数とは異なり、パ
ルス幅が該発振器の出力のパルス幅に等しい複数の信号
とから、中央処理装置に供給される割込み信号によっ
て、該割込み信号の優先度が高いほど高速の信号を１つ
選択して、該中央処理装置にクロック信号として供給す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理装置（通
常、ＣＰＵと標記される。）への割込み処理回路に係
り、特に、平常時には中央処理装置に最低速度のクロッ
クを供給しており、割込み要求があった時には、割込み
の優先度が高いほど中央処理装置に高速のクロックを供
給する割込み処理回路に関する。

【０００２】元来情報処理装置と呼ばれている装置を初
めとして、通信装置、監視制御装置などあらゆる装置は
中央処理装置を備えるようになっており、それらの装置
の機能のかなりの部分を中央処理装置から出される指
令、制御によって実現している。

【０００３】そして、それらの装置の機能は複雑化の一
途を辿っており、更に、求められる処理能力も増加の一
途を辿っており、それらの装置では高速化と大容量化が
必須となるために消費電力も急速に増加している。従っ
て、それらの装置に関して消費電力の低減と放熱対策を
同時に進める必要がある。

【０００４】このうち消費電力を低減するために、平常
時には中央処理装置に最低速度のクロックを供給してお
り、割込み要求があった時には、割込みの優先度が高い
ほど緊急の処理が求められるため、割込みの優先度が高
いほど中央処理装置に高速のクロックを供給する割込み
処理回路の実現が強く要請されている。

【０００５】

【従来の技術】図１４は、従来の割込み処理方式の原理
を示す図である。

【０００６】図１４において、１ａは中央処理装置、２
は該中央処理装置１ａのクロック源としての発振器、４
はキー・ボード、表示装置及びプリンタなどの入出力装
置（図ではＩ／Ｏと標記している。以降においても同じ
標記法を採用する。）、５はプログラムや固定のデータ
を格納している読み出し専用メモリ（図ではＲＯＭと標
記している。以降においても同じ標記法を採用す
る。）、６はプログラムやデータを一次記憶するランダ
ム・アクセス・メモリ（図ではＲＡＭと標記している。
以降においても同じ標記法を採用する。）、７は該中央
処理装置１ａ、入出力装置４、読み出し専用メモリ５及
びランダム・アクセス・メモリ６を収容してアドレスや
データのやりとりを行なうバスである。尚、該中央処理
装置１ａのブロック中の“Ｄ”はデータ端子を意味し、
“ＡＤＲ”はアドレス端子を意味し、“ＣＫ”はクロッ
ク端子を意味し、“ＩＲＱ”は割込み要求端子を意味す
る。

【０００７】３ａは割込み信号の有無によって該発振器
２の出力を分周するかしないかの選択をして該中央処理
装置１ａに供給するクロックの速度を切り換える分周部
である。

【０００８】該中央処理装置１ａは、平常時には、低い
消費電力で動作するのが望ましい。

【０００９】ところで、割込み信号はなんらかの事情に
よって該中央処理装置１ａで高速で処理する必要性が生
ずると供給される。従って、割込み信号が供給された時
には該中央処理装置１ａを高速で動作させる必要があ
り、該中央処理装置１ａに高速のクロックを供給する必
要がある。

【００１０】図１４の構成において該分周部３ａは、平
常時には該中央処理装置１ａは該発振器２の出力を分周
して速度を落としたクロックを該中央処理装置１ａに供
給し、該中央処理装置１ａに割込み信号（図では割込み
要求端子と同じくＩＲＱと標記している。）が供給され
る時には該発振器２の出力を該中央処理装置１ａに供給
する。

【００１１】これによって、該中央処理装置１ａは、平
常時は低消費電力で動作し、割込み信号が供給された時
には高速で割込み要求信号に対応した処理をすることが
できる。

【００１２】

【発明が解決しようとする課題】しかし、従来の割込み
処理方式においては、割込み優先度が異なる複数の割込
み信号が供給される場合を考慮していない。従って、割
込み優先度が異なる複数の割込み信号が供給される場合
でも、割込み信号が供給されれば一定速度での処理を行
なうしかなく、より一層の低消費電力化は不可能であ
る。

【００１３】

【課題を解決するための手段】中央処理装置には、割込
み優先度が異なる複数の割込み信号が供給されることが
多く、割込み優先度が低ければ比較的低速な処理が許容
され、割込み優先度が高いほど高速な処理が要求され
る。

【００１４】従って、割込み優先度によって中央処理装
置に供給するクロックの速度を可変にすることによっ
て、割込み優先度に対応して処理を必要な程度に高速化
し、平常時には消費電力を低減することが可能になる。

【００１５】図１は、本発明の割込み処理方式の原理を
示す図で、上記の考え方に沿って中央処理装置に供給す
るクロックの速度を可変にするものである。

【００１６】図１において、１は中央処理装置、２は該
中央処理装置１のクロック源としての発振器、３は割込
み信号に応じて該発振器２の出力の分周比を可変にして
該中央処理装置１に供給するクロックの速度を選択する
割込み処理回路、４はキー・ボード、表示装置及びプリ
ンタなどの入出力装置、５はプログラムや固定データを
格納している読み出し専用メモリ、６はプログラムやデ
ータを一次記憶するランダム・アクセス・メモリ、７は
該中央処理装置１、入出力装置４、読み出し専用メモリ
５及びランダム・アクセス・メモリ６を収容してアドレ
スやデータのやりとりを行なうバスである。

【００１７】図１の構成における割込み処理回路３は、
割込み優先度が異なる複数の割込み信号を全て独立に扱
い、割込み優先度が高いほど高速のクロックを該中央処
理装置１に供給し、割込み信号が供給されていない時即
ち平常時には最低速度のクロックを該中央処理装置１に
供給する。

【００１８】これによって、割込み優先度に応じた速度
のクロックを該中央処理装置１に供給することが可能に
なり、図１４の構成と図１の構成における最高速クロッ
クと最低速クロックの速度が同じであるとすれば、割込
み信号の有無によって高速クロックと低速クロックを選
択する図１４の従来の割込み処理方式に比較して、図１
の本発明の割込み方式においては低消費電力で該中央処
理装置１を動作させることが可能になる。

【００１９】

【発明の実施の形態】図２は、本発明の第一の実施の形
態で、４つの割込み優先度に対応する割込み状態と１つ
の平常状態を想定した構成を示したものである。

【００２０】図２において、１は中央処理装置、２は該
中央処理装置１のクロック源としての発振器、３は割込
み信号に応じて該発振器２の出力の分周比を可変にして
該中央処理装置１に供給するクロックの速度を選択する
割込み処理回路、４はキー・ボード、表示装置及びプリ
ンタなどの入出力装置、５はプログラムや固定データを
格納している読み出し専用メモリ、６はプログラムやデ
ータを一次記憶するランダム・アクセス・メモリ、７は
該中央処理装置１、入出力装置４、読み出し専用メモリ
５及びランダム・アクセス・メモリ６を収容してアドレ
スやデータのやりとりを行なうバスである。

【００２１】そして、該割込み処理回路３は、１／２分
周回路３１−１（図では簡略な表示のために１／２とだ
け標記している。以降も同様に標記する。）、１／４分
周回路３１−２（図では簡略な表示のために１／４とだ
け標記している。以降も同様に標記する。）、１／８分
周回路３１−３（図では簡略な表示のために１／８とだ
け標記している。以降も同様に標記する。）、１／１６
分周回路３１−４（図では簡略な表示のために１／１６
とだけ標記している。以降も同様に標記する。）、論理
積回路３２−１乃至３２−４、一方の入力端子が非反転
入力端子であり、もう一方の入力端子が反転入力端子で
ある論理和回路３３−１乃至３３−５、出力反転の論理
和回路３４及び論理積回路３５によって構成される。

【００２２】図１の構成では、該発振器２の出力を該論
理和回路３３−１の非反転入力端子、該論理積回路３２
−１の一方の入力端子、該１／２分周回路３１−１、該
１／４分周回路３１−２、該１／８分周回路３１−３及
び該１／１６分周回路３１−４に供給し、該１／２分周
回路３１−１の出力を該論理積回路３２−１のもう一方
の入力端子に供給し、該論理積回路３２−１の出力を該
論理積回路３２−２の一方の入力端子と該論理和回路３
３−２の非反転入力端子に供給し、該論理積回路３２−
２のもう一方の入力端子には該１／４分周回路３１−２
の出力を供給し、該論理積回路３２−２の出力を該論理
積回路３２−３の一方の入力端子と該論理和回路３３−
３の非反転入力端子に供給し、該論理積回路３２−３の
もう一方の入力端子には該１／８分周回路３１−３の出
力を供給し、該論理積回路３２−３の出力を該論理積回
路３２−４の一方の入力端子と該論理和回路３３−４の
非反転入力端子に供給し、該論理積回路３２−４のもう
一方の入力端子には該１／１６分周回路３１−４の出力
を供給し、該論理積回路３２−４の出力を該論理和回路
３３−５の非反転入力端子に供給し、該論理和回路３３
−１の反転入力端子には最高優先度の割込み信号ＩＲＱ
１を供給し、該論理和回路３３−２の反転入力端子には
２番目の優先度の割込み信号ＩＲＱ２を供給し、該論理
和回路３３−３の反転入力端子には３番目の優先度の割
込み信号ＩＲＱ３を供給し、該論理和回路３３−４の反
転入力端子には４番目の優先度の割込み信号ＩＲＱ４を
供給し、該論理和回路３４の入力端子に全ての優先度の
割込み信号ＩＲＱ１乃至ＩＲＱ４を供給できるように
し、該論理和回路３３−１乃至３３−５の出力を該論理
積回路３５に供給し、該論理積回路３５の出力を該中央
処理装置１のクロック端子に供給する。

【００２３】尚、１／２分周回路の構成とタイムチャー
トを図１３に示す。

【００２４】図１３（イ）において、箱で示しているも
のはフリップ・フロップである。そして、該フリップ・
フロップのクロック端子（ＣＫと標記している。）にク
ロック信号（これも同じくＣＫと標記している。）を供
給し、該フリップ・フロップの反転出力端子（ＸＱと標
記している。）からデータ端子（Ｄと標記している。）
に帰還をかけ、該フリップ・フロップの非反転出力端子
（Ｑと標記している。）から出力をとる。尚、該フリッ
プ・フロップのリセット端子（Ｒと標記している。）に
はパワー・オン・リセット信号（ＰＯＲと標記してい
る。）を供給する。

【００２５】図１３（イ）のフリップ・フロップはパワ
ー・オン・リセット信号によって出力の論理レベルが初
期化される。即ち、初期状態では反転出力端子の論理レ
ベルは“１”になっている。

【００２６】この状態でクロック信号が入力されるの
で、非反転出力端子の論理レベルが“１”に上がり、反
転出力端子の論理レベルが“０”に下がり、データ端子
の論理レベルも“０”に下がる。

【００２７】しかし、この時にはクロックの立ち上がり
が終了して平坦になっているためにデータ端子の論理レ
ベル“０”を読むことができない。従って、非反転出力
端子の論理レベルは“１”を保持する。

【００２８】次のクロックの立ち上がりが入力される
と、データ端子の論理レベル“０”を読むことができ、
非反転出力端子の論理レベルが“０”に下がり、反転出
力端子の論理レベルは“１”に上がり、データ端子の論
理レベルも“１”に上がる。

【００２９】しかし、この時にはクロックの立ち上がり
が終了して平坦になっているためにデータ端子の論理レ
ベル“１”を読むことができない。従って、非反転出力
端子の論理レベルは“０”を保持する。

【００３０】上記の如き動作の繰り返しで、図１３
（イ）の構成によって図１３（ロ）のタイムチャートの
如くクロック周波数を１／２に分周することができる。
尚、上記説明においては、説明を簡単にするために、入
力されるクロック信号と１／２分周された出力の位相差
については無視している。

【００３１】１／４分周回路、１／８分周回路、１／１
６分周回路は上記構成を縦続接続することで実現でき
る。

【００３２】１／４分周回路についてだけ説明すると、
上記１／２分周回路を２段縦続接続し、前段の１／２分
周回路によってクロック周波数を１／２に分周し、該前
段の１／２分周回路の出力を２段目の１／２分周回路の
クロック端子に供給し、該２段目の１／２分周回路の出
力端子から出力をとれば、上記動作を２回行なうことに
よってクロック周波数を１／４に分周することができ
る。

【００３３】図３は、図２の構成のタイムチャートであ
る。

【００３４】以降、図２と図３を参照しながら図２の構
成の動作について説明する。

【００３５】図２の発振器２の出力に対して、上記の如
き動作で分周を行なうので、図２の１／２分周回路、１
／４分周回路、１／８分周回路及び１／１６分周回路の
出力は図３の“１／２分周回路の出力”、“１／４分周
回路の出力”、“１／８分周回路の出力”及び“１／１
６分周回路の出力”に示す如くなる。

【００３６】図２の構成において、該１／２分周回路３
１−１の出力と該発振器２の出力の論理積をとるので、
図２の論理積回路３２−１の出力は該発振器２の出力の
パルスを１つおきにとった波形、即ち、該発振器２の出
力の１／２の周波数で、パルス幅が該発振器２の出力の
パルスと同じ波形になる。これを、図３の“論理積回路
３２−１の出力”に示す。

【００３７】図２の構成において、該論理積回路３２−
１の出力と該１／４分周回路３１−２の出力の論理積を
とるので、図２の該論理積回路３２−２の出力は該発振
器２の出力のパルスを３つおきにとった波形、即ち、該
発振器２の出力の１／４の周波数で、パルス幅が該発振
器２の出力のパルスと同じ波形になる。これを、図３の
“論理積回路３２−２の出力”に示す。

【００３８】図２の構成において、該論理積回路３２−
２の出力と該１／８分周回路３１−３の出力の論理積を
とるので、図２の論理積回路３２−３の出力は該発振器
２の出力のパルスを７つおきにとった波形、即ち、該発
振器２の出力の１／８の周波数で、パルス幅が該発振器
２の出力のパルスと同じ波形になる。これを、図３の
“論理積回路３２−３の出力”に示す。

【００３９】図２の構成において、該論理積回路３２−
３の出力と該１／１６分周回路３１−４の出力の論理積
をとるので、図２の論理積回路３２−４の出力は該発振
器２の出力のパルスを１５おきにとった波形、即ち、該
発振器２の出力の１／１６の周波数で、パルス幅が該発
振器２の出力のパルスと同じ波形になる。これを、図３
の“論理積回路３２−４の出力”に示す。

【００４０】該発振器２の出力が図２の該論理和回路３
３−１の非反転入力端子に供給され、該論理積回路３２
−１の出力が図２の論理和回路３３−２の非反転入力端
子に供給され、該論理積回路３２−２の出力が図２の論
理和回路３３−３の非反転入力端子に供給され、該論理
積回路３２−３の出力が図２の論理和回路３３−４の非
反転入力端子に供給され、該論理和回路３３−１乃至３
３−４の出力と該論理積回路３２−４の出力が図２の論
理積回路３５に供給されている。

【００４１】もし、割込み信号ＩＲＱ１、ＩＲＱ２、Ｉ
ＲＱ３及びＩＲＱ４が“０”の時（この時には割込み要
求が供給されていない。）には、該論理和回路３３−１
乃至３３−４の出力の論理レベルは全て“１”であるか
ら、該発振器２、該論理積回路３２−１乃至３２−３の
出力はマスクされる。

【００４２】この時、該論理和回路３４の全ての入力端
子には論理レベル“０”が供給されているので、該論理
和回路３４の出力の論理レベルは“１”となり、該論理
和回路３３−５の出力は該論理積回路３２−４の出力に
等しくなる。

【００４３】従って、図２の中央処理装置１には、図３
の“ＣＰＵのＣＫ”におけるＡの領域に示す如く、発振
器の出力の１／１６の周波数でパルス幅が発振器の出力
におけるパルス幅と等しい波形がクロック信号として供
給される。

【００４４】次に、割込み信号ＩＲＱ１、ＩＲＱ２、Ｉ
ＲＱ４が“０”で、割込み信号ＩＲＱ３が“１”の時
（この時には割込み信号ＩＲＱ３だけが供給されてい
る。）には、該論理和回路３３−１、３３−２、３３−
４及び３３−５の出力の論理レベルは“１”であるか
ら、該論理積回路３５の出力は該論理和回路３３−３の
出力に等しくなる。

【００４５】該論理和回路３３−３の反転入力端子には
論理レベル“１”の割込み信号ＩＲＱ３が供給されてい
るので、該論理和回路３３−３の出力は上記論理積回路
３２−２の出力に等しくなる。

【００４６】従って、図２の中央処理装置１には、図３
の“ＣＰＵのＣＫ”におけるＢの領域に示す如く、発振
器の出力の１／４の周波数でパルス幅が発振器の出力に
おけるパルス幅と等しい波形がクロック信号として供給
される。

【００４７】又、割込み信号ＩＲＱ１、ＩＲＱ３、ＩＲ
Ｑ４が“０”で、割込み信号ＩＲＱ２が“１”の時（こ
の時には割込み信号ＩＲＱ２だけが供給されている。）
には、該論理和回路３３−１、３３−３、３３−４及び
３３−５の出力の論理レベルは“１”であるから、該論
理積回路３５の出力は該論理和回路３３−２の出力に等
しくなる。

【００４８】該論理和回路３３−２の反転入力端子には
論理レベル“１”の割込み信号ＩＲＱ２が供給されてい
るので、該論理和回路３３−２の出力は上記論理積回路
３２−１の出力に等しくなる。

【００４９】従って、図２の中央処理装置１には、図３
の“ＣＰＵのＣＫ”におけるＣの領域に示す如く、発振
器の出力の１／２の周波数でパルス幅が発振器の出力に
おけるパルス幅と等しい波形がクロック信号として供給
される。

【００５０】更に、割込み信号ＩＲＱ１、ＩＲＱ３、Ｉ
ＲＱ４が“０”で、割込み信号ＩＲＱ１が“１”の時
（この時には割込み信号ＩＲＱ１だけが供給されてい
る。）には、該論理和回路３３−２、３３−３、３３−
４及び３３−５の出力の論理レベルは“１”であるか
ら、該論理積回路３５の出力は該論理和回路３３−１の
出力に等しくなる。

【００５１】該論理和回路３３−１の反転入力端子には
論理レベル“１”の割込み信号ＩＲＱ１が供給されてい
るので、該論理和回路３３−１の出力は上記発振器２の
出力に等しくなる。

【００５２】従って、図２の中央処理装置１には、図３
の“ＣＰＵのＣＫ”におけるＤの領域に示す如く、発振
器の出力に等しい波形がクロック信号として供給され
る。

【００５３】上記の如く、図２の構成によって、最高優
先度の割込み信号が供給される時には最高速度のクロッ
ク信号が中央処理装置１に供給され、優先度が下がるほ
ど低い速度のクロック信号が該中央処理装置１に供給さ
れ、平常時には最低速度のクロック信号が該中央処理装
置１に供給される。

【００５４】これにより、図２の構成によれば、図１４
の構成と図２の構成における最高速クロックと最低速ク
ロックの速度が各々同じだとすれば、割込み信号の有無
によって高速クロックと低速クロックを選択する図１４
の従来の割込み処理方式に比較して、図２の構成におい
ては低消費電力で該中央処理装置１を動作させることが
可能になる。

【００５５】ところで、図２の構成では４つの割込み状
態と１つの平常状態の計５つの状態があることを前提に
しているので、発振器の出力、発振器の出力の１／２の
周波数で発振器出力と同じパルス幅の信号、発振器の出
力の１／４の周波数で発振器出力と同じパルス幅の信
号、発振器の出力の１／８の周波数で発振器出力と同じ
パルス幅の信号、発振器の出力の１／１６の周波数で発
振器出力と同じパルス幅の信号の５種類のクロック信号
を準備している。

【００５６】このように２の巾乗分の１の周波数を適用
する場合、一般に、ｎを２以上の整数として（ｎ−１）
の割込み状態と１つの平常状態の計ｎの状態がある場合
には、発振器の出力、発振器の出力の１／２の周波数で
発振器出力と同じパルス幅の信号、発振器の出力の１／
４の周波数で発振器出力と同じパルス幅の信号、・・
・、発振器の出力の１／２^n-1の周波数で発振器出力と
同じパルス幅の信号のｎ種類のクロック信号を準備すれ
ばよい。

【００５７】ここに記載したことは、以降に記載する全
ての発明の実施の形態においても同じである。

【００５８】図４は、本発明の第二の実施の形態で、図
２の構成と同様に、４つの割込み優先度に対応する割込
み状態と１つの平常状態を想定した構成を示したもので
ある。

【００５９】図４において、１は中央処理装置、２は該
中央処理装置１のクロック源としての発振器、３は割込
み信号に応じて該発振器２の出力の分周比を可変にして
該中央処理装置１に供給するクロックの速度を選択する
割込み処理回路、４はキー・ボード、表示装置及びプリ
ンタなどの入出力装置、５はプログラムや固定データを
格納している読み出し専用メモリ、６はプログラムやデ
ータを一次記憶するランダム・アクセス・メモリ、７は
該中央処理装置１、入出力装置４、読み出し専用メモリ
５及びランダム・アクセス・メモリ６を収容してアドレ
スやデータのやりとりを行なうバス、８は該読み出し専
用メモリ５のアドレスをデコードするアドレス・デコー
ダ（図では“アドレスデコーダ”と標記しているが同一
のものである。）である。

【００６０】そして、該割込み処理回路３は、１／２分
周回路３１−１、１／４分周回路３１−２、１／８分周
回路３１−３、１／１６分周回路３１−４、論理積回路
３２−１乃至３２−４、一方の入力端子に非反転入力端
子を使い、もう一方の入力端子に反転入力端子を使う論
理和回路３３−１乃至３３−５、出力反転の論理和回路
３４及び論理積回路３５によって構成される。

【００６１】図４の構成では、割込み信号が供給される
と該中央処理装置１は該読み出し専用メモリ５の特定の
アドレスを指定するようにしておく。これは、プログラ
ムをこのように組むことによって実現されることで、当
業者には容易に実施できる技術である。そして、該アド
レス・デコーダは該バス７上のアドレスを常時監視して
おり、割込み信号に対応する特定のアドレスを検出した
時に割込み信号が供給されたことを示す論理レベルを出
力する。

【００６２】この論理レベルを“１”とし、同一の割込
み信号が供給され続けている間は論理レベル“１”を継
続するように該アドレス・デコーダ８を設定しておくこ
とによって、割込み信号と同等の信号を得ることができ
る。

【００６３】上記のことを考慮すれば、図４の構成は、
該発振器２の出力を該論理和回路３３−１の非反転入力
端子、該論理積回路３２−１の一方の入力端子、該１／
２分周回路３１−１、該１／４分周回路３１−２、該１
／８分周回路３１−３及び該１／１６分周回路３１−４
に供給し、該１／２分周回路３１−１の出力を該論理積
回路３２−１のもう一方の入力端子に供給し、該論理積
回路３２−１の出力を該論理積回路３２−２の一方の入
力端子と該論理和回路３３−２の非反転入力端子に供給
し、該論理積回路３２−２のもう一方の入力端子には該
１／４分周回路３１−２の出力を供給し、該論理積回路
３２−２の出力を該論理積回路３２−３の一方の入力端
子と該論理和回路３３−３の非反転入力端子に供給し、
該論理積回路３２−３のもう一方の入力端子には該１／
８分周回路３１−３の出力を供給し、該論理積回路３２
−３の出力を該論理積回路３２−４の一方の入力端子と
該論理和回路３３−４の非反転入力端子に供給し、該論
理積回路３２−４のもう一方の入力端子には該１／１６
分周回路３１−４の出力を供給し、該論理積回路３２−
４の出力を該論理和回路３３−５の非反転入力端子に供
給し、該論理和回路３３−１の反転入力端子には最高優
先度の割込み信号ＩＲＱ１に対応するアドレス・デコー
ド信号を供給し、該論理和回路３３−２の反転入力端子
には２番目の優先度の割込み信号ＩＲＱ２に対応するア
ドレス・デコード信号を供給し、該論理和回路３３−３
の反転入力端子には３番目の優先度の割込み信号ＩＲＱ
３に対応するアドレス・デコード信号を供給し、該論理
和回路３３−４の反転入力端子には５番目の優先度の割
込み信号ＩＲＱ４に対応するアドレスデコード信号を供
給し、該論理和回路３４の入力端子に全ての割込み信号
に対応するアドレス・デコード信号を供給し、該論理和
回路３４の出力を該論理積回路３３−５の反転入力端子
に供給し、該論理和回路３３−１乃至３３−５の出力を
該論理積回路３５に供給し、該論理積回路３５の出力を
該中央処理装置１のクロック端子に供給するようになっ
ていることが判る。

【００６４】図５は、図４の構成のタイムチャートであ
る。

【００６５】上記の如く、各々の割込み信号に対応する
アドレス・デコード信号は各々の割込み信号と同じにな
るので、図４の構成の動作は図２の構成の動作と全く同
じになる。従って、図５のタイムチャートによる図４の
構成の動作の説明は省略する。

【００６６】又、図４の構成によって得られる効果も図
２の構成によって得られる効果と同じである。

【００６７】図６は、本発明の第三の実施の形態で、こ
れまでに示した発明の実施の形態の構成と同様に、４つ
の割込み優先度に対応する割込み状態と１つの平常状態
を想定した構成を示したものである。

【００６８】図６において、１は中央処理装置、２は該
中央処理装置１のクロック源としての発振器、３は割込
み信号に応じて該発振器２の出力の分周比を可変にして
該中央処理装置１に供給するクロックの速度を選択する
割込み処理回路、４はキー・ボード、表示装置及びプリ
ンタなどの入出力装置、５はプログラムや固定データを
格納している読み出し専用メモリ、６はプログラムやデ
ータを一次記憶するランダム・アクセス・メモリ、７は
該中央処理装置１、入出力装置４、読み出し専用メモリ
５及びランダム・アクセス・メモリ６を収容してアドレ
スやデータのやりとりを行なうバス、９は該読み出し専
用メモリ５から読み出されるデータを割込み信号によっ
て選択するバス・スイッチ（図ではバスＳＷと標記して
いる。）である。

【００６９】そして、該割込み処理回路３は、１／２分
周回路３１−１、１／４分周回路３１−２、１／８分周
回路３１−３、１／１６分周回路３１−４、論理積回路
３２−１乃至３２−４、一方の入力端子に非反転入力端
子を使い、もう一方の入力端子に反転入力端子を使う論
理和回路３３−１乃至３３−５、出力反転の論理和回路
３４及び論理積回路３５によって構成される。

【００７０】図６の構成では、割込み信号が供給される
と該中央処理装置１は該読み出し専用メモリ５の特定の
アドレスを指定して、そのアドレスに格納されている特
定のデータを読み出すようにしておく。これは、プログ
ラムをこのように組むことによって実現されることで、
当業者には容易に実施できる技術である。そして、該バ
ス・スイッチ９は割込み信号によって制御されて割込み
信号に対応する特定のデータを検出した時に割込み信号
が供給されたことを示す論理レベルを出力する。

【００７１】この論理レベルを“１”とし、同一の割込
み信号が供給され続けている間は論理レベル“１”を継
続するように該読み出し専用メモリ５のデータと該バス
・スイッチ９を設定しておくことによって、割込み信号
と同等の信号を得ることができる。

【００７２】上記のことを考慮すれば、図６の構成は、
該発振器２の出力を該論理和回路３３−１の非反転入力
端子、該論理積回路３２−１の一方の入力端子、該１／
２分周回路３１−１、該１／４分周回路３１−２、該１
／８分周回路３１−３及び該１／１６分周回路３１−４
に供給し、該１／２分周回路３１−１の出力を該論理積
回路３２−１のもう一方の入力端子に供給し、該論理積
回路３２−１の出力を該論理積回路３２−２の一方の入
力端子と該論理和回路３３−２の非反転入力端子に供給
し、該論理積回路３２−２のもう一方の入力端子には該
１／４分周回路３１−２の出力を供給し、該論理積回路
３２−２の出力を該論理積回路３２−３の一方の入力端
子と該論理和回路３３−３の非反転入力端子に供給し、
該論理積回路３２−３のもう一方の入力端子には該１／
８分周回路３１−３の出力を供給し、該論理積回路３２
−３の出力を該論理積回路３２−４の一方の入力端子と
該論理和回路３３−４の非反転入力端子に供給し、該論
理積回路３２−４のもう一方の入力端子には該１／１６
分周回路３１−４の出力を供給し、該論理積回路３２−
４の出力を該論理和回路３３−５の非反転入力端子に供
給し、該論理和回路３３−１の反転入力端子には最高優
先度の割込み信号ＩＲＱ１に対応するデータを供給し、
該論理和回路３３−２の反転入力端子には２番目の優先
度の割込み信号ＩＲＱ２に対応するデータを供給し、該
論理和回路３３−３の反転入力端子には３番目の優先度
の割込み信号ＩＲＱ３に対応するデータを供給し、該論
理和回路３３−４の反転入力端子には５番目の優先度の
割込み信号ＩＲＱ４に対応するデータを供給し、該論理
和回路３４の入力端子に全ての割込み信号に対応するデ
ータを供給し、該論理和回路３４の出力を該論理積回路
３３−５の反転入力端子に供給し、該論理和回路３３−
１乃至３３−５の出力を該論理積回路３５に供給し、該
論理積回路３５の出力を該中央処理装置１のクロック端
子に供給するようになっていることが判る。

【００７３】上記の如く、各々の割込み信号に対応する
データは各々の割込み信号と同じになるので、図６の構
成の動作は図２又は図４の構成の動作と全く同じにな
る。従って、図６の構成の動作の説明は省略する。

【００７４】又、図６の構成によって得られる効果も図
２又は図４の構成によって得られる効果と同じである。

【００７５】図７は、本発明の第四の実施の形態で、こ
れまで示した発明の実施の形態と同じく、４つの割込み
状態と１つの平常状態の計５つの状態を想定した構成を
示している。

【００７６】図７において、１は中央処理装置、２は該
中央処理装置１のクロック源としての発振器、３は割込
み信号に応じて該発振器２の出力の分周比を可変にして
該中央処理装置１に供給するクロックの速度を選択する
割込み処理回路、４はキー・ボード、表示装置及びプリ
ンタなどの入出力装置、５はプログラムや固定データを
格納している読み出し専用メモリ、６はプログラムやデ
ータを一次記憶するランダム・アクセス・メモリ、７は
該中央処理装置１、入出力装置４、読み出し専用メモリ
５及びランダム・アクセス・メモリ６を収容してアドレ
スやデータのやりとりを行なうバスである。

【００７７】そして、該割込み処理回路３は、１／２分
周回路３１−１、１／４分周回路３１−２、１／８分周
回路３１−３、１／１６分周回路３１−４、論理積回路
３２−１乃至３２−５、出力反転の論理和回路３４、微
分回路３６−１乃至３６−４、カウンタ３７−１乃至３
７−４及び論理和回路３８によって構成される。

【００７８】尚、各々の微分回路は微分機能と微分パル
スに所要の位相シフトを与える位相シフト機能を併せ持
つものであることを付言しておく。

【００７９】図７の構成では、該発振器２の出力を該論
理積回路３２−１乃至３２−５の一方の入力端子及び該
カウンタ３７−１乃至３７−４のクロック端子に供給
し、最高優先度の割込み信号ＩＲＱ１を該論理積回路３
２−１のもう一方の入力端子に供給し、２番目の優先度
の割込み信号ＩＲＱ２を該論理積回路３２−２のもう一
方の入力端子に供給し、３番目の優先度の割込み信号Ｉ
ＲＱ３を該論理積回路３２−３のもう一方の入力端子に
供給し、４番目の優先度の割込み信号ＩＲＱ４を該論理
積回路３２−４のもう一方の入力端子に供給し、全ての
割込み信号を該論理和回路３４の入力端子に供給し、該
論理和回路３４の出力を該論理積回路３２−５のもう一
方の入力端子に供給し、該論理積回路３２−２乃至３２
−５の出力を、各々、該１／２分周回路３１−１、該１
／４分周回路３１−２、該１／８分周回路３１−３及び
該１／１６分周回路３１−４に供給し、該１／２分周回
路３１−１の出力を該微分回路３６−１及び該カウンタ
３７−１のイネーブル端子（図ではＥと標記している。
以降も同様に標記する。）に供給し、該１／４分周回路
３１−２の出力を該微分回路３６−２及び該カウンタ３
７−２のイネーブル端子に供給し、該１／８分周回路３
１−３の出力を該微分回路３６−３及び該カウンタ３７
−３のイネーブル端子に供給し、該１／１６分周回路３
１−４の出力を該微分回路３６−４及び該カウンタ３７
−４のイネーブル端子に供給し、該微分回路３６−１乃
至３６−４の出力を各々、該カウンタ３７−１、３７−
２、３７−３及び３７−４のロード端子（図ではＬと標
記している。）に供給し、該カウンタ３７−１乃至３７
−４のデータ端子（図ではＤと標記している。）には所
定のカウント初期値を設定し、該論理積回路３２−１の
出力及び該カウンタ３７−１乃至３７−４のキャリー出
力（図ではＣＯと標記している。）を該論理和回路３８
に供給し、該論理和回路３８の出力を該中央処理装置１
のクロック端子に供給する。

【００８０】図７の構成では、割込み信号を該論理積回
路３２−１乃至３２−４に供給し、いずれかの割込み信
号が供給されていることを検出する該論理和回路３４の
出力が該論理積回路３２−５に供給されているので、い
ずれかの割込み信号が供給されている時には該論理積回
路３２−１乃至３２−５のうち当該割込み信号を受けて
いる論理積回路だけが該発振器２の出力を出力すること
ができ、それ以外の論理積回路は“０”を出力する。

【００８１】従って、図７の構成では５つの状態のうち
当該割込み信号に対応するクロックを出力する回路だけ
が動作する。例えば、最高優先度の割込み信号ＩＲＱ１
が供給されている時には、該論理積回路３２−１だけが
動作し、該発振器２の出力が該中央処理装置１にクロッ
ク信号として供給され、２番目の優先度の割込み信号Ｉ
ＲＱ２が供給されている時には、論理積回路では該論理
積回路３２−２だけが動作し、以降の分周回路、微分回
路及びカウンタでは該１／２分周回路３１−１、該微分
回路３６−１及び該カウンタ３７−１だけが動作し、該
カウンタ３７−１の出力が該中央処理装置１にクロック
信号として供給される。これは、他の優先度の時も同じ
である。

【００８２】つまり、図７の構成の特徴は、供給されて
いる割込み信号に対応する速度のクロック信号を生成す
る回路だけが動作する点にある。

【００８３】図８は、図７の構成のタイムチャートであ
る。以降、図８を参照しながら図７の各々のカウンタに
設定されるカウント初期値の設定法と図７の構成の動作
を説明する。

【００８４】まず、いずれの割込み信号も供給されてい
ない時には、図７の論理積回路３２−５だけが発振器２
の出力を出力する。これが図７の１／１６分周回路３１
−４で１／１６分周されるので、該１／１６分周回路３
１−４は図８の１／１６分周回路の出力に示される信号
を出力する。該１／１６分周回路３１−４の出力が図７
のカウンタ３７−４のイネーブル端子に供給されるの
で、該カウンタ３７−４は該１／１６分周回路３１−４
の出力の論理レベル“１”の期間だけカウント可能にな
る。

【００８５】一方、該１／１６分周回路３１−４の出力
の立ち上がりを微分して位相シフトされたパルスが該カ
ウンタ３７−４のロード端子に供給され、該カウンタ３
７−４のクロック端子に該発振器２の出力が供給されて
いるので、該カウンタ３７−４はデータ端子に与えられ
ている値をカウント初期値としてカウントを開始する。

【００８６】ところで、該１／１６分周回路３１−４の
出力の論理レベル“１”の期間では該発振器２の出力に
よって８回のカウントをすることができる。

【００８７】従って、該カウンタ３７−４をカウント値
０から７の３ビットのカウンタとし、カウント初期値を
０とすれば、８回目のカウントをして見かけ上のカウン
ト値が８になった時にキャリー出力が生ずる。

【００８８】この動作を、該１／１６分周回路３１−４
の出力の論理レベル“１”の期間で繰り返すので、該カ
ウンタ３７−４の出力は該発振器２の出力周波数の１／
１６の周波数で、パルス幅が該発振器２の出力のパルス
幅と等しい波形になり、この波形が該中央処理装置１に
クロック信号として供給される。これが、図８の“ＣＰ
ＵのＣＫ”のＡで示した領域に図示されている。

【００８９】次に、割込み信号ＩＲＱ３が供給されてい
る時には、図７の論理積回路３２−３だけが発振器２の
出力を出力する。これが図７の１／４分周回路３１−２
で１／４分周されるので、該１／４分周回路３１−２は
図８の１／４分周回路の出力に示される信号を出力す
る。該１／４分周回路３１−２の出力が図７のカウンタ
３７−２のイネーブル端子に供給されるので、該カウン
タ３７−２は該１／４分周回路３１−２の出力の論理レ
ベル“１”の期間だけカウント可能になる。

【００９０】一方、該１／４分周回路３１−２の出力の
立ち上がりを微分して位相シフトされたパルスが該カウ
ンタ３７−２のロード端子に供給され、該カウンタ３７
−２のクロック端子に該発振器２の出力が供給されてい
るので、該カウンタ３７−２はデータ端子に与えられて
いる値をカウント初期値としてカウントを開始する。

【００９１】ところで、該１／４分周回路３１−２の出
力の論理レベル“１”の期間では該発振器２の出力によ
って２回のカウントをすることができる。

【００９２】従って、該カウンタ３７−２をカウント値
０から７の３ビットのカウンタとし、カウント初期値を
７とすれば、２回目のカウントをして見かけ上のカウン
ト値が８になった時にキャリー出力が生ずる。

【００９３】この動作を、該１／４分周回路３１−２の
出力の論理レベル“１”の期間で繰り返すので、該カウ
ンタ３７−２の出力は該発振器２の出力周波数の１／４
の周波数で、パルス幅が該発振器２の出力のパルス幅と
等しい波形になり、この波形が該中央処理装置１にクロ
ック信号として供給される。これが、図８の“ＣＰＵの
ＣＫ”のＢで示した領域に図示されている。

【００９４】更に、割込み信号ＩＲＱ２が供給されてい
る時には、図７の論理積回路３２−２だけが発振器２の
出力を出力する。これが図７の１／２分周回路３１−１
で１／２分周されるので、該１／２分周回路３１−１は
図８の１／２分周回路の出力に示される信号を出力す
る。該１／２分周回路３１−１の出力が図７のカウンタ
３７−１のイネーブル端子に供給されるので、該カウン
タ３７−１は該１／２分周回路３１−１の出力の論理レ
ベル“１”の期間だけカウント可能になる。

【００９５】一方、該１／２分周回路３１−１の出力の
立ち上がりを微分して位相シフトされたパルスが該カウ
ンタ３７−１のロード端子に供給され、該カウンタ３７
−１のクロック端子に該発振器２の出力が供給されてい
るので、該カウンタ３７−１はデータ端子に与えられて
いる値をカウント初期値としてカウントを開始する。

【００９６】ところで、該１／２分周回路３１−１の出
力の論理レベル“１”の期間では該発振器２の出力によ
って１回のカウントをすることができるだけである。

【００９７】従って、該カウンタ３７−１をカウント値
０から７の３ビットのカウンタとし、カウント初期値を
８とすれば、１回目のカウントで見かけ上のカウント値
が８になってキャリー出力が生ずる。

【００９８】この動作を、該１／２分周回路３１−１の
出力の論理レベル“１”の期間で繰り返すので、該カウ
ンタ３７−１の出力は該発振器２の出力周波数の１／１
の周波数で、パルス幅が該発振器２の出力のパルス幅と
等しい波形になり、この波形が該中央処理装置１にクロ
ック信号として供給される。これが、図８の“ＣＰＵの
ＣＫ”のＣで示した領域に図示されている。

【００９９】最後に、割込み信号ＩＲＱ１が供給されて
いる時には、図７の論理積回路３２−１だけが発振器２
の出力を出力し、他の論理積回路３２−２乃至３２−５
は論理レベル“０”を出力する。

【０１００】従って、該論理和回路３８には該論理積回
路３２−１の出力、即ち、該発振器２の出力が供給さ
れ、これが該中央処理装置１のにクロック信号として供
給される。これが、図８の“ＣＰＵのＣＫ”における領
域Ｄに示されている。

【０１０１】図７の構成の特徴は、供給されている割込
み信号に対応する速度のクロック信号を生成する回路だ
けが動作する点にあることは既に説明したが、もう一つ
の特徴がある。

【０１０２】即ち、図２、図４及び図６の構成が割込み
信号に対応するクロックを全て生成した後で必要なクロ
ックを選択する回路であるのに対して、図６の構成では
割込み信号によって生成すべきクロックを先に選択し、
その後に必要なクロックのみを生成している点にある。

【０１０３】そして、上記技術は図２、図４及び図６の
構成全てに適用できるものである。

【０１０４】又、図７の構成において該カウンタ３７−
１乃至３７−４は該微分回路３６−１乃至３６−４が出
力する微分パルスを位相シフトするためだけに使用され
ている。従って、該カウンタ３７−１乃至３７−４の代
わりに、該微分回路３６−１乃至３６−４が出力する微
分パルスをシフト・レジスタによって位相シフトしても
よい。

【０１０５】図９は、本発明の第五の実施の形態で、こ
れまで示した発明の実施の形態と同じく、４つの割込み
状態と１つの平常状態の計５つの状態を想定した構成を
示している。

【０１０６】図９において、１は中央処理装置、２は該
中央処理装置１のクロック源としての発振器、３は割込
み信号に応じて該発振器２の出力の分周比を可変にして
該中央処理装置１に供給するクロックの速度を選択する
割込み処理回路、４はキー・ボード、表示装置及びプリ
ンタなどの入出力装置、５はプログラムや固定データを
格納している読み出し専用メモリ、６はプログラムやデ
ータを一次記憶するランダム・アクセス・メモリ、７は
該中央処理装置１、入出力装置４、読み出し専用メモリ
５及びランダム・アクセス・メモリ６を収容してアドレ
スやデータのやりとりを行なうバスである。

【０１０７】そして、該割込み処理回路３は、１／２分
周回路３１−１、１／４分周回路３１−２、１／８分周
回路３１−３、１／１６分周回路３１−４、論理積回路
３２−１乃至３２−４、一方の入力端子が反転入力端子
である論理和回路３３−１乃至３３−５、出力反転の論
理和回路３４、論理積回路３５、Ｊ−ｋフリップ・フロ
ップ３９−１乃至３９−３、一方の入力端子が反転入力
端子である論理積回路３０−１乃至３０−６によって構
成される。

【０１０８】図９の構成では、最高優先度の割込み信号
ＩＲＱ１は該中央処理装置の割込み信号端子と該論理積
回路３０−１、３０−２及び３０−３の反転入力端子に
供給され、２番目の優先度の割込み信号ＩＲＱ２は該Ｊ
−Ｋフリップ・フロップ３９−１のＪ端子に供給され、
３番目の優先度の割込み信号ＩＲＱ３は該Ｊ−Ｋフリッ
プ・フロップ３９−２のＪ端子に供給され、４番目の優
先度の割込み信号ＩＲＱ４は該Ｊ−Ｋフリップ・フロッ
プ３９−３のＪ端子に供給され、該Ｊ−Ｋフリップ・フ
ロップ３９−１のＫ端子にはＩＲＱ２の完了信号が供給
され、該Ｊ−Ｋフリップ・フロップ３９−２のＫ端子に
はＩＲＱ３の完了信号が供給され、該Ｊ−Ｋフリップ・
フロップ３９−３のＫ端子にはＩＲＱ４の完了信号（Ｉ
ＲＱ２乃至ＩＲＱ４の完了信号を出力する端子はＩ／Ｄ
と標記されている。）が供給され、該Ｊ−Ｋフリップ・
フロップ３９−１の出力は該論理積回路３０−１の非反
転入力端子に供給され、該Ｊ−Ｋフリップ・フロップ３
９−２の出力は該論理積回路３０−２の非反転入力端子
に供給され、該Ｊ−Ｋフリップ・フロップ３９−３の出
力は該論理積回路３０−３の非反転入力端子に供給さ
れ、該論理積回路３０−１の出力は該中央処理装置１に
割込み信号として供給されると共に該論理積回路３０−
４及び３０−５の反転入力端子に供給され、該論理積回
路３０−２及び３０−３の出力は各々該論理積回路３０
−４及び３０−５の非反転入力端子に供給され、該論理
積回路３０−４の出力は該中央処理装置１に割込み信号
として供給されると共に該論理積回路３０−６の反転入
力端子に供給され、該論理積回路３０−５の出力は該論
理積回路３０−６の非反転入力端子に供給され、該論理
積回路３０−６の出力は該中央処理装置１に割込み信号
として供給される。

【０１０９】一方、該発振器２、該論理積回路３２−１
乃至３２−４、該論理和回路３３−１乃至３３−５、該
論理和回路３４及び該論理積回路３５の接続関係は図２
の構成と全く同じである。そして、割込み信号ＩＲＱ１
が該論理和回路３３−１の反転入力端子に供給され、該
論理積回路３０−１の出力が該論理和回路３３−２の反
転入力端子に供給され、該論理積回路３０−４の出力が
該論理和回路３３−３の反転入力端子に供給され、該論
理積回路３０−６の出力が該論理和回路３３−４の反転
入力端子に供給され、割込み信号ＩＲＱ１と該論理積回
路３０−１の出力と該論理積回路３０−４の出力と該論
理積回路３０−６の出力が該論理和回路３４に供給され
る。

【０１１０】図１０は、図９の構成のタイムチャートで
ある。以降、図９を参照しながら図１０によって図９の
構成の動作を、Ｊ−Ｋフリップ・フロップ３９−１乃至
３９−３及び論理積回路３０−１乃至３０−６の部分の
動作を中心に説明する。

【０１１１】今、最高優先度の割込み信号ＩＲＱ１が供
給されている間に２番目の優先度の割込み信号ＩＲＱ２
が供給されたものとする。

【０１１２】割込み信号ＩＲＱ１は図９の論理積回路３
０−１乃至３０−３の反転入力端子に供給されているの
で、割込み信号ＩＲＱ１が供給されている間は他の割込
み信号は無視されて、割込み信号ＩＲＱ１が図９の中央
処理装置１の割込み信号端子に供給され、同時に図９の
論理和回路３３−１の反転入力端子に供給される。

【０１１３】従って、この時には該中央処理装置１に供
給されるクロック信号は図９の発振器２の出力信号とな
る。

【０１１４】そして、割込み信号ＩＲＱ１が供給されて
いる間に割込み信号ＩＲＱ２が供給されると、図９の該
Ｊ−Ｋフリップ・フロップ３９−１の出力は直ちに論理
レベル“１”にセットされるが、該Ｊ−Ｋフリップ・フ
ロップ３９−１の出力は該論理積回路３０−１によって
マスクされて該中央処理装置の割込み信号端子には供給
されない。

【０１１５】次いで、割込み信号ＩＲＱ１が消失すると
該Ｊ−Ｋフリップ・フロップ３９−１の出力は該論理積
回路３０−１を通過して該中央処理装置の割込み信号端
子には供給される。そして、割込み信号ＩＲＱ２の完了
信号が該Ｊ−Ｋフリップ・フロップ３９−１のＫ端子に
供給されると該Ｊ−Ｋフリップ・フロップ３９−１の出
力の論理レベルは“０”に戻る。

【０１１６】従って、割込み信号ＩＲＱ２は割込み信号
ＩＲＱ１が供給されている間だけ待ち合わせをさせら
れ、割込み信号ＩＲＱ１が消失すると該中央処理装置の
割込み信号端子と該論理和回路３３−２の反転入力端子
に供給される。

【０１１７】従って、この時には該中央処理装置１に供
給されるクロック信号は該論理積回路３３−２の出力信
号となる。

【０１１８】ここでは、割込み信号ＩＲＱ１が供給され
ている間に割込み信号ＩＲＱ２が供給される場合で説明
したが、優先度の高い割込み信号が供給されている間に
優先度が低い割込み信号が供給される場合は全て上記と
同じ動作が実現される。

【０１１９】尚、図９の構成ではＪ−Ｋフリップ・フロ
ップを使用して、各々のＪ−Ｋフリップ・フロップのＪ
端子に割込み信号を供給し、Ｋ端子に当該割込み信号の
完了信号を供給する構成を示しているが、Ｊ−Ｋフリッ
プ・フロップを次の構成に置換することも可能である。

【０１２０】即ち、割込み信号と当該割込み信号の完了
信号の論理和演算をする論理和回路と該論理和回路の出
力を受けるＴフリップ・フロップに置換しても同じ動作
を実現することができる。

【０１２１】図１１は、本発明の第一の実施の形態の変
形（その１）である。

【０１２２】図１１において、１は中央処理装置、２は
該中央処理装置１のクロック源としての発振器、３は割
込み信号に応じて該発振器２の出力の分周比を可変にし
て該中央処理装置１に供給するクロックの速度を選択す
る割込み処理回路、４はキー・ボード、表示装置及びプ
リンタなどの入出力装置、５はプログラムや固定データ
を格納している読み出し専用メモリ、６はプログラムや
データを一次記憶するランダム・アクセス・メモリ、７
は該中央処理装置１、入出力装置４、読み出し専用メモ
リ５及びランダム・アクセス・メモリ６を収容してアド
レスやデータのやりとりを行なうバスである。

【０１２３】そして、該割込み処理回路３は、１／２分
周回路３１−１、１／４分周回路３１−２、１／８分周
回路３１−３、１／１６分周回路３１−４、論理積回路
３２−１乃至３２−８、論理和回路３８によって構成さ
れる。

【０１２４】図１１の構成では、該発振器２の出力を該
論理積回路３２−５の一方の端子、該論理積回路３２−
１の一方の入力端子、該１／２分周回路３１−１、該１
／４分周回路３１−２、該１／８分周回路３１−３及び
該１／１６分周回路３１−４に供給し、該１／２分周回
路３１−１の出力を該論理積回路３２−１のもう一方の
入力端子に供給し、該論理積回路３２−１の出力を該論
理積回路３２−２の一方の入力端子と該論理積回路３２
−６の一方の入力端子に供給し、該論理積回路３２−２
のもう一方の入力端子には該１／４分周回路３１−２の
出力を供給し、該論理積回路３２−２の出力を該論理積
回路３２−３の一方の入力端子と該論理積回路３２−７
の一方の入力端子に供給し、該論理積回路３２−３のも
う一方の入力端子には該１／８分周回路３１−３の出力
を供給し、該論理積回路３２−３の出力を該論理積回路
３２−４の一方の入力端子と該論理積回路３２−８の一
方の入力端子に供給し、該論理積回路３２−４のもう一
方の入力端子には該１／１６分周回路３１−４の出力を
供給し、該論理積回路３２−４の出力を該論理和回路３
８に供給し、該論理積回路３２−５のもう一方の入力端
子には最高優先度の割込み信号ＩＲＱ１を供給し、該論
理積回路３２−６のもう一方の入力端子には２番目の優
先度の割込み信号ＩＲＱ２を供給し、該論理積回路３２
−７のもう一方の入力端子には３番目の優先度の割込み
信号ＩＲＱ３を供給し、該論理積回路３２−８のもう一
方の入力端子には４番目の優先度の割込み信号ＩＲＱ４
を供給し、該論理積回路３２−５乃至３２−８の出力を
該論理和回路３８に供給し、該論理和回路３８の出力を
該中央処理装置１のクロック端子に供給する。

【０１２５】図１１の構成は、図２の構成における論理
和回路３３−１乃至３３−５、論理和回路３４及び論理
積回路３５よりなる回路を、論理積回路３３−５乃至３
３−８及び論理和回路３８よりなる回路に置換したもの
で、図１１における論理積回路３３−５乃至３３−８及
び論理和回路３８よりなる回路と図２の構成における論
理和回路３３−１乃至３３−５、論理和回路３４及び論
理積回路３５よりなる回路の動作が同じであることは容
易に理解できるので、これ以上の説明は割愛したい。

【０１２６】そして、図１１の構成によれば、分周比を
選択する回路の論理が若干簡略化できる。

【０１２７】尚、図１１の構成の論理積回路３３−５乃
至３３−８及び論理和回路３８よりなる回路を図４、図
６及び図９の構成に適用できることはいうまでもない。

【０１２８】図１２は、本発明の第一の実施の形態の変
形（その２）である。

【０１２９】図１２において、１は中央処理装置、２は
該中央処理装置１のクロック源としての発振器、３は割
込み信号に応じて該発振器２の出力の分周比を可変にし
て該中央処理装置１に供給するクロックの速度を選択す
る割込み処理回路、４はキー・ボード、表示装置及びプ
リンタなどの入出力装置、５はプログラムや固定データ
を格納している読み出し専用メモリ、６はプログラムや
データを一次記憶するランダム・アクセス・メモリ、７
は該中央処理装置１、入出力装置４、読み出し専用メモ
リ５及びランダム・アクセス・メモリ６を収容してアド
レスやデータのやりとりを行なうバスである。

【０１３０】そして、該割込み処理回路３は、１／２分
周回路３１−１、３１−５、３１−６及び３１−７、論
理積回路３２−１乃至３２−４、一方の入力端子に非反
転入力端子を使い、もう一方の入力端子に反転入力端子
を使う論理和回路３３−１乃至３３−５、出力反転の論
理和回路３４及び論理積回路３５によって構成される。

【０１３１】図１２の構成では、該発振器２の出力を該
論理和回路３３−１の非反転入力端子、該論理積回路３
２−１の一方の入力端子、該１／２分周回路３１−１に
供給し、該１／２分周回路３１−１の出力を該論理積回
路３２−１のもう一方の入力端子に供給し、該論理積回
路３２−１の出力を該論理積回路３２−２の一方の入力
端子と該論理和回路３３−２の非反転入力端子に供給
し、該１／２分周回路３１−１の出力を該１／２分周回
路３１−５に供給し、該１／２分周回路３１−５の出力
を該論理積回路３２−２のもう一方の入力端子に供給
し、該論理積回路３２−２の出力を該論理積回路３２−
３の一方の入力端子と該論理和回路３３−３の非反転入
力端子に供給し、該１／２分周回路３１−５の出力を該
１／２分周回路３１−６に供給し、該１／２分周回路３
１−６の出力を該論理積回路３２−３のもう一方の入力
端子に供給し、該論理積回路３２−３の出力を該論理積
回路３２−４の一方の入力端子と該論理和回路３３−４
の非反転入力端子に供給し、該１／分周回路３１−６の
出力を該１／２分周回路３１−７に供給し、該１／２分
周回路３１−７の出力を該論理積回路３２−４のもう一
方の入力端子に供給し、該論理積回路３２−４の出力を
該論理和回路３３−５の非反転入力端子に供給し、該論
理和回路３３−１の反転入力端子には最高優先度の割込
み信号ＩＲＱ１を供給し、該論理和回路３３−２の反転
入力端子には２番目の優先度の割込み信号ＩＲＱ２を供
給し、該論理和回路３３−３の反転入力端子には３番目
の優先度の割込み信号ＩＲＱ３を供給し、該論理和回路
３３−４の反転入力端子には４番目の優先度の割込み信
号ＩＲＱ４を供給し、該論理和回路３４の入力端子に全
ての割込み信号ＩＲＱ１乃至ＩＲＱ４を供給し、該論理
和回路３３−１乃至３３−５の出力を該論理積回路３５
に供給し、該論理積回路３５の出力を該中央処理装置１
のクロック端子に供給する。

【０１３２】図１２の構成は、図２の構成における１／
４分周回路３１−２、１／８分周回路３１−３及び１／
１６分周回路３１−４を独立に構成せず、図１２におけ
る該１／２分周回路３１−１と該１／２分周回路３１−
５、該１／２分周回路３１−１と該１／２分周回路３１
−６、該１／２分周回路３１−１と該１／２分周回路３
１−７の組合せによって構成している以外は図２の構成
と同じである。

【０１３３】従って、図１２の構成における分周機能と
図２の構成における分周機能とは同じであるから、これ
以上の説明は割愛したい。

【０１３４】そして，図１２の構成によれば、分周機能
を若干簡略化することができる。

【０１３５】尚、図１２の構成の分周機能を図４、図６
及び図９の構成に適用できることはいうまでもない。

【０１３６】最後に、上記では一貫して発振器の周波数
を変換する回路として２の巾乗分の１に分周する回路を
適用する例を以て説明しているが、２の巾乗分の１に限
らず整数分の１に分周する回路を適用してもよいし、実
用的にはあまり意味がないことであるが、例えば１／５
分周して２逓倍して結果として１／２．５分周すること
も不可能ではないことを付言しておく。

【０１３７】

【発明の効果】以上詳述した如く、本発明により、中央
処理装置への割込み処理回路に係り、特に、平常時には
中央処理装置に最低速度のクロックを供給しており、割
込み要求があった時には、割込みの優先度が高いほど中
央処理装置に高速のクロックを供給する割込み処理回路
を実現することができる。

【０１３８】又、特定の割込み優先度に対応する部分だ
けが動作する割込み処理回路や、上位の優先度の割込み
信号が供給されている間は下位の割込み信号を待ち合わ
せさせる割込み処理回路も実現することができる。

【０１３９】これにより、中央処理装置の消費電力の逓
減が可能になり、情報処理装置、通信装置及び監視制御
装置の消費電力の逓減に寄与することができる。

【図面の簡単な説明】

【図１】 本発明の割込み処理方式の原理。

【図２】 本発明の第一の実施の形態。

【図３】 図２の構成のタイムチャート。

【図４】 本発明の第二の実施の形態。

【図５】 図４の構成のタイムチャート。

【図６】 本発明の第三の実施の形態。

【図７】 本発明の第四の実施の形態。

【図８】 図７の構成のタイムチャート。

【図９】 本発明の第五の実施の形態。

【図１０】 図９の構成のタイムチャート。

【図１１】 本発明の第一の実施の形態の変形（その
１）。

【図１２】 本発明の第一の実施の形態の変形（その
２）。

【図１３】 １／２分周回路の構成とタイムチャート。

【図１４】 従来の割込み処理方式の原理。

【符号の説明】

１ 中央処理装置 １ａ 中央処理装置 ２ 発振器 ３ 割込み処理回路 ４ 入出力装置 ５ 読み出し専用メモリ ６ ランダム・アクセス・メモリ ７ バス ８ アドレス・デコーダ ３０−１ 論理積回路 ３０−２ 論理積回路 ３０−３ 論理積回路 ３０−４ 論理積回路 ３０−５ 論理積回路 ３０−６ 論理積回路 ３１−１ １／２分周回路 ３１−２ １／４分周回路 ３１−３ １／８分周回路 ３１−４ １／１６分周回路 ３１−５ １／２分周回路 ３１−６ １／２分周回路 ３１−７ １／２分周回路 ３２−１ 論理積回路 ３２−２ 論理積回路 ３２−３ 論理積回路 ３２−４ 論理積回路 ３３−１ 論理和回路 ３３−２ 論理和回路 ３３−３ 論理和回路 ３３−４ 論理和回路 ３３−５ 論理和回路 ３４ 論理和回路 ３５ 論理積回路 ３６−１ 微分回路 ３６−２ 微分回路 ３６−３ 微分回路 ３６−４ 微分回路 ３７−１ カウンタ ３７−２ カウンタ ３７−３ カウンタ ３７−４ カウンタ ３８ 論理和回路 ３９−１ Ｊ−Ｋフリップ・フロップ ３９−２ Ｊ−Ｋフリップ・フロップ ３９−３ Ｊ−Ｋフリップ・フロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 志和地 真一 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 Ｆターム(参考） 5B079 BA03 BB04 BC01 DD02 DD03 DD17 5B098 BB11 FF03 GA01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 発振器の出力と、該発振器の出力から生
   成した周波数が該発振器の出力の周波数とは異なり、パ
   ルス幅が該発振器の出力のパルス幅に等しい複数の信号
   とから、 中央処理装置に供給される割込み信号によって、該割込
   み信号の優先度が高いほど高速の信号を１つ選択して、 該中央処理装置にクロック信号として供給することを特
   徴とする割込み処理回路。
2. 【請求項２】 発振器の出力と、該発振器の出力から生
   成した周波数が該発振器の出力の周波数とは異なり、パ
   ルス幅が該発振器の出力のパルス幅に等しい複数の信号
   とから、 中央処理装置に供給される割込み信号に対応して該中央
   処理装置が指定するアドレスをデコードした信号によっ
   て、該割込み信号の優先度が高いほど高速の信号を１つ
   選択して、 該中央処理装置にクロック信号として供給することを特
   徴とする割込み処理回路。
3. 【請求項３】 発振器の出力と、該発振器の出力から生
   成した周波数が該発振器の出力の周波数とは異なり、パ
   ルス幅が該発振器の出力のパルス幅に等しい複数の信号
   とから、 中央処理装置に供給される割込み信号に対応して該中央
   処理装置が指定するデータによって、該割込み信号の優
   先度が高いほど高速の信号を１つ選択して、 該中央処理装置にクロック信号として供給することを特
   徴とする割込み処理回路。
4. 【請求項４】 請求項１乃至請求項３のいずれかに記載
   の割込み処理回路であって、 優先度が上位の割込み信号が上記中央処理装置に供給さ
   れている間は、時間的に重なって供給される下位の優先
   度の割込み信号を中央処理装置に供給することを停止
   し、 優先度が上位の割込み信号に対する処理を終了した後に
   時間的に重なって供給された下位の優先度の割込み信号
   を該中央処理装置に供給することを特徴とする割込み処
   理回路。
5. 【請求項５】 請求項１乃至請求項３のいずれかに記載
   の割込み処理回路であって、 中央処理装置に供給されている割込み信号に対応する速
   度のクロック信号を生成する回路のみを動作状態にし
   て、該割込み信号の優先度が高いほど高速の信号を１つ
   だけ生成して、 該中央処理装置にクロック信号として供給することを特
   徴とする割込み処理回路。