JP7469453B2

JP7469453B2 - 出力信号生成回路

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Publication number: JP7469453B2
Application number: JP2022209565A
Authority: JP
Inventors: 健二郎的場; 和弘山下
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2016-08-18
Filing date: 2022-12-27
Publication date: 2024-04-16
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Description

本発明は、外部への出力信号を生成する出力信号生成回路に関する。

近年、例えばスマートフォン、家電製品、産業機械及び自動車などの各種機械は、高度に電子化されることで、複雑かつ正確な動作を行うことが可能になっている。この高性能な機械には、多数のセンサ及びボタンなどの入力装置と、メモリ、ディスプレイ、スピーカ及びモータなどの出力装置（機能装置）とが設けられている。また、当該機械には、これらの多数の入力装置から多数の情報を受け取り、各出力装置の動作を制御する制御装置が設けられている。

例えば、当該制御装置は、各種機械に内蔵されて上記した入出力装置に接続された半導体集積回路を含むマイクロコントローラである。当該制御装置は、例えば、上記の入力装置から特定の情報を示す信号を受け取り、演算処理を行った後、出力装置を動作させるための信号を生成して各出力装置に出力する。

例えば、特許文献１には、外部装置とのインタフェースを有するマイクロコンピュータが開示されている。また、特許文献２には、半導体集積回路に内蔵された順序回路にクロック信号を供給するクロック供給回路及びこれを含む半導体システムが開示されている。

特開２００４－３５５１６３号公報特開２００６－２１１４９４号公報

このように、近年においては、機能装置の動作を制御する制御装置には多数の情報処理並びにこれに伴う多数の信号の生成及び送受信を行うことが求められている。従って、例えば制御装置内などで機能装置用の情報を示す信号を生成する際には、幅広い用途に対応した信号を生成及び出力することが求められる。

本発明は上記した点に鑑みてなされたものであり、複数の情報を含んだ幅広い用途に対応した出力信号を生成することが可能な出力信号生成回路を提供することを課題の１つとしている。

本発明による出力信号生成装置は、基準信号及び第１の情報を受信し、前記基準信号及び前記第１の情報に基づき第１のパルス信号を生成する第１のパルス生成回路と、前記基準信号、前記第１の情報、第２の情報、第３の情報及び前記第１のパルス信号を受信し、前記第１のパルス信号に前記第２の情報を重畳して前記第１のパルス信号の最小パルス幅より小さい第１パルス幅を有するパルスと、前記第１のパルス信号に前記第３の情報を重畳して前記第１のパルス信号の最小パルス幅より小さい第２パルス幅を有するパルスとを互いに異なる時間に含む第２のパルス信号を生成する第２のパルス生成回路と、前記第２のパルス信号を受けて前記第２のパルス信号に対応した出力信号をポートを介して出力する出力回路と、を備え、前記第２のパルス生成回路は、前記第１の情報、前記第２の情報、及び前記第３の情報に基づき、前記第１の情報及び前記第２の情報の出力期間に第１周波数制御信号を生成し、前記第１の情報及び前記第３の情報の出力期間に前記第１周波数制御信号に代えて第２周波数制御信号を生成する周波数制御部と、前記第１周波数制御信号に応じて前記基準信号を第１分周比で分周して前記第１パルス幅を有する分周信号を生成し、前記第２周波数制御信号に応じて前記基準信号を第２分周比で分周して前記第２パルス幅を有する前記分周信号を生成する分周回路と、前記第１のパルス信号及び前記分周信号の論理積を前記第２のパルス信号として出力する論理回路と、を有することを特徴としている。

本発明による出力信号生成回路は、第１の情報を含む第１のパルス信号に第２の情報を重畳させ、複数の情報を含んだ１つのパルス信号である第２のパルス信号を生成する。従って、幅広い用途に対応した１つの信号を出力することができる。従って、例えば少ない信号線数又は端子数で多様な情報を生成する情報生成装置を構成することができる。

（ａ）は、実施例１に係る情報生成装置及び情報生成装置に接続された機能装置の構成を示すブロック図であり、（ｂ）は、実施例１に係る出力信号生成回路の構成を示すブロック図である。実施例１に係る出力信号生成回路の構成例を示す回路図である。実施例１に係る出力信号生成回路から出力されるパルス信号を示すタイミングチャートである。（ａ）は、実施例２に係る情報生成装置の構成を示すブロック図であり、（ｂ）は、実施例２に係る出力信号生成回路の構成を示す図である。実施例２に係る出力信号生成回路から出力されるパルス信号を示すタイミングチャートである。実施例２に係る出力信号生成回路から出力されるパルス信号を示すタイミングチャートである。（ａ）は、実施例３に係る情報生成装置の構成を示すブロック図であり、（ｂ）は、実施例３に係る出力信号生成回路の構成を示す図である。（ａ）及び（ｂ）は、実施例３に係る出力信号生成回路から出力されるパルス信号を示すタイミングチャートである。

以下に本発明の実施例について詳細に説明する。

図１（ａ）は、実施例１に係る情報生成装置１０及び情報生成装置１０に接続された機能装置２０の構成を示すブロック図である。例えば、情報生成装置１０は、マイクロコントローラを構成する。機能装置２０は、複数（本実施例においては２つ）の機能ブロック２１及び２２を含む。例えば、機能ブロック２１はディスプレイパネル用の発光素子アレイであり、機能ブロック２２はスピーカである。なお、機能ブロック２１及び２２の構成はこれに限定されない。機能ブロック２１及び２２は、例えばモータ、ヒータ又は通信装置など、情報生成装置１０によって駆動されて種々の機能を実行する回路ブロックであればよい。

情報生成装置１０は、例えばセンサ、カウンタ及びボタンなどの入力装置（図示せず）から情報を取得して各種の処理を行い、機能装置２０を動作させるための情報を生成する情報生成回路１１を有する。情報生成回路１１は、複数（本実施例においては２つ）の情報を示すデータ信号（第１及び第２のデータ信号）Ｄ１及びＤ２を生成する。また、情報生成装置１０は、情報生成回路１１が生成したデータ信号Ｄ１及びＤ２に基づいて、機能装置２０の機能ブロック２１及び２２の動作を制御する制御信号（以下、出力信号と称する）ＣＳを生成する出力信号生成回路（以下、単に信号生成回路と称する）１２を有する。信号生成回路１２は出力信号ＣＳを機能装置２０に出力する。

本実施例においては、機能ブロック２１及び２２には、出力信号ＣＳを受信し、出力信号ＣＳから、それぞれデータ信号Ｄ１及びＤ２を抽出する抽出部ＥＸ１及びＥＸ２が設けられている。機能ブロック２１及び２２は、それぞれデータ信号Ｄ１及びＤ２に基づいた動作を行う。すなわち、情報生成回路１１が生成するデータ信号Ｄ１は機能ブロック２１を動作させるための情報（第１の情報）を含み、データ信号Ｄ２は機能ブロック２２を動作させるための情報（第２の情報）を含む。

図１（ｂ）は、信号生成回路１２の構成を示すブロック図である。図１（ｂ）に示すように、信号生成回路１２は、第１のデータ信号Ｄ１（第１の情報）に基づいて第１のパルス信号ＰＳ１を生成する第１のパルス生成回路１２Ａと、第１のパルス信号ＰＳ１及び第２のデータ信号Ｄ２（第２の情報）に基づいて第２のパルス信号ＰＳ２を生成する第２のパルス生成回路１２Ｂと、第２のパルス信号ＰＳ２を機能装置２０に出力する出力信号ＣＳを生成する出力回路１２Ｃとを有する。

まず、第１のパルス生成回路１２Ａは、第１のデータ信号Ｄ１をパルス化し、第１のパルス信号ＰＳ１を生成する。第１のパルス信号ＰＳ１は、第２のパルス生成回路１２Ｂに供給される。第２のパルス生成回路１２Ｂは、第１のデータ信号Ｄ１、第２のデータ信号Ｄ２及び第１のパルス信号ＰＳ１に基づいて第１及び第２のデータ信号Ｄ１及びＤ２をパルス化し、第２のパルス信号ＰＳ２を生成する。第２のパルス信号ＰＳ２は出力回路１２Ｃに供給される。本実施例においては、出力回路１２Ｃは、第２のパルス信号ＰＳ２の出力及び出力停止の選択を行って出力信号ＣＳを生成する。

図２は、信号生成回路１２の構成を示す回路図である。本実施例においては、信号生成回路１２は、マイクロコントローラの汎用入出力（ＧＰＩＯ：General Purpose Input/Output）ポートＰから入出力される信号の制御を行う回路である。なお、信号生成回路１２は複数のポートから出力される信号を生成するように構成されているが、図２には１つのポートＰのみを示している。

信号生成回路１２のパルス生成回路１２Ａ及び１２Ｂには、発振回路ＯＣからの発振信号（基準信号）ＯＳが供給される。また、パルス生成回路１２Ａには、データ信号Ｄ１が供給される。パルス生成回路１２Ａは、発振信号ＯＳ及びデータ信号Ｄ１に基づいてパルス信号ＰＳ１を生成する。本実施例においては、パルス生成回路１２Ａは、発振信号ＯＳを分周した後、データ信号Ｄ１に基づいたパルス信号ＰＳ１を生成する。

パルス生成回路１２Ｂは、発振信号ＯＳ、データ信号Ｄ１及びＤ２に基づいて発振信号ＯＳを分周し、分周信号ＤＳを生成する分周回路ＤＶを有する。また、パルス生成回路１２Ｂは、パルス信号ＰＳ１及び分周信号ＤＳの論理積を出力してパルス信号ＰＳ２を生成するＡＮＤ回路ＬＧ１を有する。ＡＮＤ回路ＬＧ１からの出力信号はパルス信号ＰＳ２として出力回路１２Ｃに供給される。

出力回路１２Ｃは、本実施例においては、ＮＡＮＤ回路ＬＧ２、ＡＮＤ回路ＬＧ３、トランジスタＴＲ１及びＴＲ２、スイッチＳＷ１及びＳＷ２並びに抵抗Ｒを含む。図２に示すように、ＮＡＮＤ回路ＬＧ２には、パルス信号ＰＳ２、出力イネーブル信号ＥＮ及びＮチャネルオープンドレイン設定信号ＯＤＮが入力される。ＮＡＮＤ回路ＬＧ２の出力端にはトランジスタＴＲ１のゲートが接続されている。

ＡＮＤ回路ＬＧ３には、パルス信号ＰＳ２、出力イネーブル信号ＥＮ及びＰチャネルオープンドレイン設定信号ＯＤＰが入力される。ＡＮＤ回路ＬＧ３の出力端にはトランジスタＴＲ２のゲートが接続されている。トランジスタＴＲ１はＰチャネルＭＯＳＦＥＴであり、トランジスタＴＲ２はＮチャネルＭＯＳＦＥＴである。トランジスタＴＲ１のドレインには電源が接続されている。トランジスタＴＲ１のソースはトランジスタＴＲ２のドレインに接続されている。トランジスタＴＲ２のソースは接地されている。また、トランジスタＴＲ２のソースはポートＰに接続されている。

また、トランジスタＴＲ１のソースには抵抗Ｒの一端が接続され、抵抗Ｒの他端はスイッチＳＷ１及びＳＷ２の一端に接続されている。スイッチＳＷ１の他端は電源に接続され、スイッチＳＷ２の他端は接地されている。スイッチＳＷ１の導通及び非導通は、プルアップ設定信号ＰＵによって切り替えられる。また、スイッチＳＷ２の導通及び非導通は、プルダウン設定信号ＰＤによって切り替えられる。

パルス信号ＰＳ２は、出力イネーブル信号ＥＮによってポートＰに選択的に供給される（すなわち機能装置２０に出力される）。また、Ｎチャネル及びＰチャネルオープンドレイン設定信号ＯＤＮ及びＯＤＰ、並びにプルアップ設定信号ＰＵ及びプルダウン設定信号ＰＤによって、出力信号ＣＳのレベル制御や、ポートＰにおける信号の入力モード及び出力モードの切替などが行われる。このように出力回路１２Ｃは、パルス信号ＰＳ２の出力制御を行い、ポートＰに出力信号ＣＳを供給する。

図３は、信号生成回路１２から生成されるパルス信号ＰＳ１及びＰＳ２を示すタイミングチャートである。図３に示すように、パルス生成回路１２Ａからは、データ信号Ｄ１に基づいて第１の情報を示すパルス信号ＰＳ１が出力される。また、分周回路ＤＶからは、本実施例においては、発振信号ＯＳを分周した一定周期のクロック信号である分周信号ＤＳが出力される。

従って、パルス信号ＰＳ１及び分周信号ＤＶの論理積であるパルス信号ＰＳ２は、パルス信号ＰＳ１がＨレベル（第１の論理レベル）の際に分周信号ＤＳが出力されるような波形を示す。本実施例においては、パルス生成回路１２Ｂは、パルス信号ＰＳ１の立上り時に分周信号ＤＳが出力され、パルス信号ＰＳ１の立下り時に分周信号ＤＳの出力を停止するパルス信号ＰＳ２を生成する。

換言すれば、パルス信号ＰＳ２には、第１のデータ信号Ｄ１を出力する期間（本実施例においてはパルス信号ＰＳ１がＬレベル（第２の論理レベル）の期間）と、第１及び第２のデータ信号Ｄ１及びＤ２を出力する期間（パルス信号ＰＳ１がＨレベルの期間）とが含まれる。

ここで、パルス信号ＰＳ１のパルス幅のうち最も短いパルス幅（最小パルス幅）を第１のパルス幅Ｗ１とすると、分周信号ＤＳのパルス幅は第１のパルス幅Ｗ１よりも小さい。換言すれば、本実施例においては、第１のパルス生成回路１２Ａは、第１の情報（第１のデータ信号Ｄ１）に基づいて第１のパルス幅Ｗ１を最小パルス幅とする第１のパルス信号ＰＳ１を生成する。また、第２のパルス生成回路１２Ｂは、第１及び第２の情報（第１及び第２のデータ信号Ｄ１及びＤ２）が重畳され、第１のパルス幅Ｗ１よりも小さい第２のパルス幅Ｗ２の第２のパルス信号ＰＳ２を生成する。また、出力回路１２Ｃは、第２のパルス信号ＰＳ２を出力信号ＣＳとして外部に出力する。

なお、パルス生成回路１２Ａは、例えばポートＰを種々の信号の出力ポートとして用いるために、複数の情報（データ信号）を選択的にパルス化してパルス信号ＰＳ１を生成するように構成されていてもよい。この場合、例えば、パルス生成回路１２Ａは、複数のデータ信号Ｄ１が情報生成回路１１から入力されてその各々をパルス化する回路と、これらのパルス化された信号の各々を選択的にパルス信号ＰＳ１として出力するセレクタ（図示せず）とを有していればよい。

また、例えば、データ信号Ｄ１に含まれるデータとしては、シリアル通信用の通信データ、カウンタによってカウントされた時間情報を示すタイマデータ、又はセンサによって測定された測定データであってもよい。

また、本実施例においては、出力信号ＣＳが２つの機能ブロック２１及び２２に供給される場合について説明したが、出力信号ＣＳの供給先はこれに限定されない。例えば、出力信号ＣＳは機能ブロック２１のみに供給されてもよい。この場合、例えば、出力信号ＣＳ２には、機能ブロック２１の２つの動作パラメータがそれぞれデータ信号Ｄ１及びＤ２として含まれている。具体的には、機能ブロック２１がディスプレイパネルの場合、データ信号Ｄ１には導通させる発光素子を示す情報、データ信号Ｄ２には発光輝度を示す情報が含まれている場合が挙げられる。

このように、本実施例においては、信号生成回路１２は、第１の情報を含み、第１のパルス幅Ｗ１を最小パルス幅とする第１のパルス信号ＰＳ１を生成する第１のパルス生成回路１２Ａと、第１のパルス幅Ｗ１よりも小さい第２のパルス幅Ｗ２を有し、第１のパルス信号ＰＳ１に第２の情報を重畳した１つの信号である第２のパルス信号ＰＳ２を生成する第２のパルス生成回路１２Ｂと、第２のパルス信号ＰＳ２を出力信号ＣＳとして外部に出力する出力回路１２Ｃとを有する。従って、幅広い用途に対応した出力信号ＣＳを生成することができる。

また、このパルス信号ＰＳ２（出力信号ＣＳ）は、例えば機能装置２０の２つの機能ブロック２１及び２２に供給される。機能ブロック２１及び２２は、パルス信号ＰＳ２から各々が動作に用いる情報を抽出して動作を行うように構成されている。換言すれば、信号生成回路１２は、２つの機能ブロック２１及び２２を動作させるような１つの出力信号ＣＳを生成する。従って、信号生成回路１２は複数の機能ブロック２１及び２２を動作させる信号を重畳した出力信号ＣＳを生成することができる。また、少ない制御端子数（ポート数）及び信号線数で多様な情報生成を行う情報生成装置１０を構成することができる。

なお、本実施例においては、信号生成回路１２がＧＰＩＯポートから出力される出力信号ＣＳを生成する場合について説明したが、信号生成回路１２は他の外部出力用の信号を生成することができる。例えば、信号生成回路１２が生成する出力信号ＣＳは、デジタル信号であってもよいし、アナログ信号であってもよい。例えば出力信号ＣＳとしてデジタル信号を出力する場合、パルス生成回路１２Ａが生成するパルス信号ＰＳ１の第１のパルス幅Ｗ１（最小パルス幅）は、パルス信号ＰＳ１のクロック周期（ビット周期）に対応する。

また、例えば、出力信号ＣＳとしてアナログ信号を出力する場合、信号生成回路１２のパルス生成回路１２Ａ及び１２Ｂは、第１及び第２のパルス信号ＰＳ１及びＰＳ２としてアナログパルス信号を生成するように構成されていればよい。また、出力回路１２Ｃはアナログスイッチなどの素子で構成されていればよい。

また、本実施例においては分周信号ＤＳがパルス信号ＰＳ１に同期した同期信号である場合について説明した。しかし、例えばパルス信号ＰＳ２を受け取った機能装置２０側で情報を抽出する構成を有していれば、分周信号ＤＳとパルス信号ＰＳ１とが同期されている必要はない。例えば、分周回路ＤＶは、分周信号ＤＳとして、パルス信号ＰＳ１に同期しない非同期信号を生成してもよい。分周信号ＤＶがパルス信号ＰＳ１に同期するか否かに関わらず、分周信号ＤＶ及びパルス信号ＰＳ１の論理積がパルス信号ＰＳ２として出力されればよい。

図４（ａ）は、実施例２に係る情報生成装置３０の構成を示すブロック図である。本実施例においては、情報生成回路３１は３つのデータ信号（情報）Ｄ１、Ｄ２及びＤ３を生成する。また、信号生成回路３２は、データ信号Ｄ１、Ｄ２及びＤ３に基づいて、出力信号ＣＳ１を生成して外部に出力する。なお、出力信号ＣＳ１は、例えば図１（ａ）に示す機能装置２０に供給されることができる。

図４（ｂ）は、信号生成回路３２の構成を示す図である。信号生成回路３２は、パルス生成回路（第２のパルス生成回路）３２Ａの構成を除いては、信号生成回路１２と同様の構成を有する。パルス生成回路３２Ａは、データ信号Ｄ１～Ｄ３に基づいて、分周回路ＤＶが生成する分周信号ＤＳ１の周波数、すなわち発振信号ＯＳの分周数を制御する周波数制御部ＦＣを有する。分周回路ＤＶは、周波数制御部ＦＣから供給された制御信号ＦＳに基づいて発振信号ＯＳを分周した分周信号ＤＳ１を生成する。

分周回路ＤＶが生成した分周信号ＤＳ１は、パルス生成回路１２Ａが生成したパルス信号ＰＳ１とともにＡＮＤ回路ＬＧ１に入力され、パルス信号（第２のパルス信号）ＰＳ３としてＡＮＤ回路ＬＧ１から出力される。パルス信号ＰＳ３は出力回路１２Ｃに供給され、出力信号ＣＳ１として外部に出力される。

周波数制御部ＦＣには、データ信号Ｄ１～Ｄ３が供給される。周波数制御部ＦＣは、データ信号Ｄ１～Ｄ３に基づいて、分周信号ＤＳ１の分周数、すなわちパルス信号ＰＳ３の周波数を制御する制御信号（周波数制御信号）ＦＳを生成する。具体的には、本実施例においては、周波数制御部ＦＣは、データ信号Ｄ１及びＤ２を出力する期間と、データ信号Ｄ１及びＤ３を出力する期間との間でパルス信号ＰＳ３の周波数を切り替える。周波数制御部ＦＣは、制御信号ＦＳを分周回路ＤＶに供給する。

図５は、信号生成回路３２から生成されるパルス信号ＰＳ３を示すタイミングチャートである。本実施例においては、周波数制御部ＦＣは、パルス信号ＰＳ１の立下りを検知し、パルス信号ＰＳ１の立下り時又はＬレベル期間中に制御信号ＦＳを切替る。本実施例においては、周波数制御部ＦＣは、パルス信号ＰＳ１のＨレベル期間Ｐ１１及びＰ１２でパルス信号ＰＳ３の周波数が互いに異なるように制御信号ＦＳを切替る。

具体的には、図５に示すように、周波数制御部ＦＣは、パルス信号ＰＳ１の第１のＨレベル期間Ｐ１１には分周数を１／２とし、第２のＨレベル期間Ｐ１２には１／４とするような制御信号ＦＳを生成する。分周回路ＤＶは、第１のＨレベル期間Ｐ１１においては発振信号ＯＳを１／２分周し、第１のＨレベル期間Ｐ１１後にはその分周数を１／４に切替る。

また、本実施例においては、図５に示すように、発振回路ＯＣが生成する発振信号ＯＳとパルス生成回路１２Ａが生成するパルス信号ＰＳ１とは互いに同期しない非同期信号である。従って、分周回路ＤＶは、分周信号ＤＳ１として、パルス信号ＰＳ１に同期しない非同期信号を生成する。パルス信号ＰＳ２は、この互いに同期しない分周信号ＤＳ１及びパルス信号ＰＳ１の論理積として出力される。

このように、本実施例においては、パルス生成回路３２Ａは、分周信号ＤＳの分周数を切替ることによって、パルス信号ＰＳ３に第３の情報が重畳されるように、パルス信号ＰＳ３の周波数を制御する周波数制御部ＦＣを有する。これによって、パルス生成回路３２Ａは、分周回路ＤＶが異なる周波数（分周数）で分周信号ＤＳ１を生成するように構成されている。従って、パルス生成回路３２Ａは、周波数が期間によって異なるパルス信号ＰＳ３を生成する。

これによって、パルス信号ＰＳ３の互いに周波数が異なる期間毎に異なる情報を持たせる（重畳させる）ことができる。具体的には、例えば第１のＨレベル期間Ｐ１１では第１及び第２のデータ信号Ｄ１及びＤ２（第１及び第２の情報）を含むように、第２のＨレベル期間Ｐ１２では第１及び第３のデータ信号Ｄ１及びＤ３（第１及び第３の情報）を含むようなパルス信号ＰＳ３を出力することができる。

なお、図６に示すように、発振信号ＯＳとパルス信号ＰＳ１とが同期するように発振回路ＯＣ及びパルス生成回路１２Ａが構成されていてもよい。すなわち、分周回路ＤＶは、分周信号ＤＳ１として、パルス信号ＰＳ１に同期した同期信号を生成してもよい。分周信号ＤＳ１をパルス信号ＰＳ１に同期させるか否かは、パルス信号ＰＳ２を受ける外部装置（例えば機能ブロック２１など）の特性に応じて選択することができる。

例えば、外部装置側で周波数に応じた情報の抽出を行う場合、分周回路ＤＶは、パルス信号ＰＳ１に同期した分周信号ＤＳ１を生成する必要はない。分周回路ＤＶがパルス信号ＰＳ１に非同期な分周信号ＤＳ１を生成する場合、分周回路ＤＶに同期回路などが設けられる必要がない。従って、単純な構成で分周回路ＤＶ、パルス生成回路３２Ａ及び信号生成回路３２を構成することができる。

また、本実施例においてはパルス信号ＰＳ３のパルス幅は生成される期間によって異なるが、そのパルス幅（パルス信号ＰＳ２におけるパルス幅Ｗ２に相当するパルス幅、図３参照）はパルス信号ＰＳ１の最小パルス幅Ｗ１よりも小さい。

このように、本実施例においては、信号生成回路３２は、第１及び第２の情報に加え、第３の情報に基づいた１つのパルス信号ＰＳ３を生成する。従って、幅広い用途に対応した出力信号ＣＳ１を生成することができる。また、少ない信号線数及び端子数で多様な情報生成を行う情報生成装置３０を構成することができる。

図７（ａ）は、実施例３に係る情報生成装置４０の構成を示すブロック図である。情報生成装置４０は、情報生成回路４１及び信号生成回路４２を含む。情報生成回路４１はデータ信号Ｄ１及びＤ２を生成して信号生成回路４２に供給する。信号生成回路４２は、データ信号Ｄ１及びＤ２に基づいて出力信号ＣＳ２を生成して外部に出力する。例えば、出力信号ＣＳ２は、図１（ａ）に示す機能装置２０に供給される。

図７（ｂ）は、信号生成回路４２の構成を示す図である。信号生成回路４２は、パルス生成回路（第２のパルス生成回路）４２Ａの構成を除いては、信号生成回路１２と同様の構成を有する。パルス生成回路４２Ａは、第１及び第２のデータ信号Ｄ１及びＤ２に基づいて、第１及び第２の情報が重畳されたパルス信号（第２のパルス信号）ＰＳ４を生成し、出力回路１２Ｃに供給する。

本実施例においては、パルス生成回路４２Ａは、分周回路ＤＶが生成した分周信号ＤＳを出力するレベルを切替るレベル切替部ＬＣ、ＡＮＤ回路ＬＧ１、ＯＲ回路ＬＧ４及びセレクタＳＥＬを有する。本実施例においては、パルス生成回路１２Ａが生成したパルス信号ＰＳ１及び分周回路ＤＶが生成した分周信号ＤＳは、それぞれＡＮＤ回路ＬＧ１及びＯＲ回路ＬＧ４に入力される。ＯＲ回路ＬＧ４は、パルス信号ＰＳ１及び分周信号ＤＳの論理和を出力する。

また、ＡＮＤ回路ＬＧ１及びＯＲ回路ＬＧ４の出力端にはセレクタＳＥＬの入力端が接続されている。また、セレクタＳＥＬの制御端にはレベル切替部ＬＣが接続されている。また、セレクタＳＥＬの出力端は出力回路１２Ｃに接続されている。レベル切替部ＬＣは、分周信号ＤＳの出力レベルを切替る切替信号（レベル制御信号）ＬＳを生成し、セレクタＳＥＬに供給する。セレクタＳＥＬからは、出力レベルが切替られた信号がパルス信号ＰＳ４として出力回路１２Ｃに供給される。出力回路１２Ｃからは、パルス信号ＰＳ４に基づいた出力信号ＣＳ２が外部に出力される。

図８（ａ）及び（ｂ）は、信号生成回路４２から生成されるパルス信号ＰＳ４を示すタイミングチャートである。パルス生成回路４２Ａが生成するパルス信号ＰＳ４は、レベル切替部ＬＣが生成する切替信号ＬＳのレベルに応じて異なる。図８（ａ）は、切替信号ＬＳがＬレベルの場合のパルス信号ＰＳ４のタイミングチャートを示す。図８（ｂ）は、切替信号ＬＳがＨレベルの際のパルス信号ＰＳ４のタイミングチャートである。

図８（ａ）に示すように、切替信号ＬＳがＬレベルの場合、信号生成回路４２からは、信号生成回路１２が生成するパルス信号ＰＳ２と同様のパルス信号ＰＳ４が生成される。一方、図８（ｂ）に示すように、切替信号ＬＳがＨレベルの場合、パルス信号ＰＳ４は、パルス信号ＰＳ１がＬレベルの際には分周信号ＤＳが出力され、パルス信号ＰＳ１がＨレベルの際にはパルス信号ＰＳ１が出力されるような波形を示す。

より具体的には、本実施例においては、図８（ａ）及び（ｂ）に示すように、パルス信号ＰＳ１のデータ期間を期間Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５及びＰ２６とする。この場合、図８（ａ）に示すように、切替信号ＬＳがＬレベルの場合、期間Ｐ２２及びＰ２４がデータ信号Ｄ１及びＤ２を出力する期間であり、他の期間がデータ信号Ｄ１を出力する期間である。一方、図８（ｂ）に示すように、切替信号ＬＳがＨレベルの場合、期間Ｐ２１、Ｐ２３及びＰ２５がデータ信号Ｄ１及びＤ２を出力する期間であり、他の期間がデータ信号Ｄ１を出力する期間となる。

換言すれば、レベル切替部ＬＣは、パルス信号ＰＳ４において、パルス信号ＰＳ１が第１の論理レベル（Ｈレベル）の時に分周信号ＤＳを出力するか、又はパルス信号ＰＳ１が第２の論理レベル（Ｌレベル）の時に分周信号ＤＳを出力するかを切替る切替信号ＬＳをセレクタＳＥＬに供給する。

このように、本実施例においては、レベル切替部ＬＣによってパルス信号ＰＳ４に第２のデータ信号Ｄ２を重畳させる際のレベル切替を行う。従って、幅広い用途に対応した出力信号ＣＳ２を生成及び出力することができ、少ない信号線数及び端子数で多様な情報生成を行う情報生成装置４０を構成することができる。

なお、上記した実施例は互いに組み合わせることが可能である。例えば、実施例３の信号生成回路４２に、実施例２の周波数制御部ＦＣが設けられていてもよい。この場合、周波数の切替タイミングはレベル切替時に切り替えられればよい。すなわち、レベル切替部ＬＣによってパルス信号ＰＳ１のＬレベル時に分周信号ＤＳを出力する場合（図８（ｂ）の場合）、周波数制御部ＦＣは、パルス信号ＰＳ１の立上がり時に分周数を切替るように制御信号ＦＳの切替タイミングを制御すればよい。

上記したように、本発明による信号生成回路は、第１の情報を示す第１のパルス信号ＰＳ１を生成する第１のパルス生成回路１２Ａと、第１及び第２の情報に基づいて第１のパルス信号ＰＳ１よりも小さいパルス幅の第２のパルス信号ＰＳ２（ＰＳ３、ＰＳ４）を生成する第２のパルス生成回路１２Ｂ（３２Ａ、４２Ａ）と、第２のパルス信号ＰＳ２を出力信号ＣＳとして出力する出力回路１２Ｃとを有する。従って、幅広い用途に対応した出力信号ＣＳを生成及び出力することができる。

１２、３２、４２出力信号生成回路
１２Ａ第１のパルス生成回路
１２Ｂ、３２Ａ、４２Ａ第２のパルス生成回路
１２Ｃ出力回路
ＰＳ１第１のパルス信号
ＰＳ２、ＰＳ３、ＰＳ４第２のパルス信号
ＦＣ周波数制御部
ＬＣレベル切替部

Claims

基準信号及び第１の情報を受信し、前記基準信号及び前記第１の情報に基づき第１のパルス信号を生成する第１のパルス生成回路と、
前記基準信号、前記第１の情報、第２の情報、第３の情報及び前記第１のパルス信号を受信し、前記第１のパルス信号に前記第２の情報を重畳して前記第１のパルス信号の最小パルス幅より小さい第１パルス幅を有するパルスと、前記第１のパルス信号に前記第３の情報を重畳して前記第１のパルス信号の最小パルス幅より小さい第２パルス幅を有するパルスとを互いに異なる時間に含む第２のパルス信号を生成する第２のパルス生成回路と、
前記第２のパルス信号を受けて前記第２のパルス信号に対応した出力信号をポートを介して出力する出力回路と、を備え、
前記第２のパルス生成回路は、
前記第１の情報、前記第２の情報、及び前記第３の情報に基づき、前記第１の情報及び前記第２の情報の出力期間に第１周波数制御信号を生成し、前記第１の情報及び前記第３の情報の出力期間に前記第１周波数制御信号に代えて第２周波数制御信号を生成する周波数制御部と、
前記第１周波数制御信号に応じて前記基準信号を第１分周比で分周して前記第１パルス幅を有する分周信号を生成し、前記第２周波数制御信号に応じて前記基準信号を第２分周比で分周して前記第２パルス幅を有する前記分周信号を生成する分周回路と、
前記第１のパルス信号及び前記分周信号の論理積を前記第２のパルス信号として出力する論理回路と、を有することを特徴とする出力信号生成回路。
前記第１の情報及び前記第２の情報は、前記出力信号生成回路に接続された外部装置の異なる機能を制御する制御データを含むことを特徴とする請求項１に記載の出力信号生成回路。
前記分周回路は、前記第１のパルス信号に同期した前記分周信号を生成することを特徴とする請求項１又は２に記載の出力信号生成回路。