JP2785993B2 - 送受信クロック発生回路 - Google Patents
送受信クロック発生回路Info
- Publication number
- JP2785993B2 JP2785993B2 JP2038437A JP3843790A JP2785993B2 JP 2785993 B2 JP2785993 B2 JP 2785993B2 JP 2038437 A JP2038437 A JP 2038437A JP 3843790 A JP3843790 A JP 3843790A JP 2785993 B2 JP2785993 B2 JP 2785993B2
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- Japan
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- transmission
- reception
- frequency
- clock
- signal
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- Synchronisation In Digital Transmission Systems (AREA)
- Bidirectional Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同一の周波数帯域で送信と受信を交互に行
なう半二重通信でデジタル信号の通信を行なうために必
要な送信クロックと受信クロックを発生する送受信クロ
ック発生回路、特に、変化点リセット方式により受信ク
ロックを発生する送受信クロック発生回路に関する。
なう半二重通信でデジタル信号の通信を行なうために必
要な送信クロックと受信クロックを発生する送受信クロ
ック発生回路、特に、変化点リセット方式により受信ク
ロックを発生する送受信クロック発生回路に関する。
変化点リセット方式による受信クロック発生回路は、
PLL方式のものと比べて回路構成が著しく簡単で引込み
時間がないという利点を有し、主として比較的近距離
で、比較的短い長さの信号のやりとりを行なう、極小エ
リアでのスポット的な通信に使用できる。
PLL方式のものと比べて回路構成が著しく簡単で引込み
時間がないという利点を有し、主として比較的近距離
で、比較的短い長さの信号のやりとりを行なう、極小エ
リアでのスポット的な通信に使用できる。
第４図は従来の変化点リセット方式による送受信クロ
ック発生回路90を備えたデジタル送受信機の一例を表わ
す図である。
ック発生回路90を備えたデジタル送受信機の一例を表わ
す図である。
アンテナ600で受信された受信電波はアンテナ共用器6
01を経て高周波増幅器602で増幅され、ミキサ603で中間
周波数に変換され、所定の復調方式により復調器604で
デジタル信号が復調されて通信制御コンピュータ610へ
供給される。
01を経て高周波増幅器602で増幅され、ミキサ603で中間
周波数に変換され、所定の復調方式により復調器604で
デジタル信号が復調されて通信制御コンピュータ610へ
供給される。
通信制御コンピュータ610から出力された送信データ
は変調器607で所定の変調方式で変調され、ミキサ606で
高周波数に変換され、増幅器605で増幅されてアンテナ
共用器601を経てアンテナ600から送信される。
は変調器607で所定の変調方式で変調され、ミキサ606で
高周波数に変換され、増幅器605で増幅されてアンテナ
共用器601を経てアンテナ600から送信される。
送受信クロック発生回路90のうち、受信クロックを発
生する部分はエッジ検出回路100、水晶発振器140、およ
び分周回路120で構成される。水晶発振器140の発振周波
数は受信信号のビットレートの整数倍、例えば16倍であ
り、分周回路120はその整数例えば16で分周して受信ク
ロックとする。エッジ検出回路100は復調器604が出力す
る受信データのエッジをとらえてパルスを出力し、その
パルスで分周回路120をリセットすることにより、受信
信号に同期した受信クロックが得られる。通信制御コン
ピュータ610はこの受信クロックに基づいて受信データ
をサンプルしてデータを得る。
生する部分はエッジ検出回路100、水晶発振器140、およ
び分周回路120で構成される。水晶発振器140の発振周波
数は受信信号のビットレートの整数倍、例えば16倍であ
り、分周回路120はその整数例えば16で分周して受信ク
ロックとする。エッジ検出回路100は復調器604が出力す
る受信データのエッジをとらえてパルスを出力し、その
パルスで分周回路120をリセットすることにより、受信
信号に同期した受信クロックが得られる。通信制御コン
ピュータ610はこの受信クロックに基づいて受信データ
をサンプルしてデータを得る。
送信クロックを発生する部分は、水晶発振器142と分
周回路122で構成され、水晶発振器142の出力が分周回路
122で分周されて送信のビットレートに等しい送信クロ
ックとなる。通信制御コンピュータ610はこの送信クロ
ックに同期して送信データを出力する。
周回路122で構成され、水晶発振器142の出力が分周回路
122で分周されて送信のビットレートに等しい送信クロ
ックとなる。通信制御コンピュータ610はこの送信クロ
ックに同期して送信データを出力する。
前述の送受信クロック発生回路では送信と受信のビッ
トレートが同じであれば水晶発振器140と142を共用して
１つにすることができる。しかし、分周回路120と122は
共用されていないので、やや複雑な回路となっている。
トレートが同じであれば水晶発振器140と142を共用して
１つにすることができる。しかし、分周回路120と122は
共用されていないので、やや複雑な回路となっている。
したがって本発明の目的は、従来よりも一層簡単化し
た送受信クロック発生回路を提供し、送受信機の価格コ
ストを削減することにある。
た送受信クロック発生回路を提供し、送受信機の価格コ
ストを削減することにある。
第１図は本発明に係る送受信クロック発生回路の原理
構成を表わす図である。図において、本発明の送受信ク
ロック発生回路は、復調信号のエッジを検出してエッジ
検出信号を出力するエッジ検出手段10と、送受信クロッ
クの整数倍の周波数の信号を発生するクロック発生手段
14と、該クロック発生手段14が発生する信号の周波数を
該整数で分周して出力する分周手段であって該エッジ検
出信号でリセットされる分周手段12とを具備する送受信
クロック発生回路において、該エッジ検出信号を、受信
中は該分周手段へ供給し、送信中は供給を停止する第１
のゲート手段50と、受信中において、該分周手段12の出
力を受信クロックとして出力する第２のゲート手段52
と、送信中において、該分周手段12の出力を送信クロッ
クとして出力する第３のゲート手段54を具備することを
特徴とするものである。
構成を表わす図である。図において、本発明の送受信ク
ロック発生回路は、復調信号のエッジを検出してエッジ
検出信号を出力するエッジ検出手段10と、送受信クロッ
クの整数倍の周波数の信号を発生するクロック発生手段
14と、該クロック発生手段14が発生する信号の周波数を
該整数で分周して出力する分周手段であって該エッジ検
出信号でリセットされる分周手段12とを具備する送受信
クロック発生回路において、該エッジ検出信号を、受信
中は該分周手段へ供給し、送信中は供給を停止する第１
のゲート手段50と、受信中において、該分周手段12の出
力を受信クロックとして出力する第２のゲート手段52
と、送信中において、該分周手段12の出力を送信クロッ
クとして出力する第３のゲート手段54を具備することを
特徴とするものである。
受信時においては、第１のゲート手段50と第２のゲー
ト手段52が開かれる。分周手段12にはエッジ検出手段50
からのエッジ検出信号が供給されるので、分周手段12の
出力は復調信号に同期した受信クロックとして供給され
る。
ト手段52が開かれる。分周手段12にはエッジ検出手段50
からのエッジ検出信号が供給されるので、分周手段12の
出力は復調信号に同期した受信クロックとして供給され
る。
送信時においては、第３のゲート手段54のみが開かれ
るので、分周手段12にはエッジ検出信号が供給されず、
独立して動作して送信クロックを供給する。
るので、分周手段12にはエッジ検出信号が供給されず、
独立して動作して送信クロックを供給する。
第２図は本発明の送受信クロック発生回路の一実施例
を表わす回路図である。
を表わす回路図である。
復調器（図示せず）からのデジタル信号のエッジを検
出するエッジ検出回路はEORゲート100と抵抗R1およびコ
ンデンサC1で構成される。復調器からの信号は抵抗R1と
コンデンサC1で構成される遅延回路で遅延され、遅延さ
れない信号とともにそれぞれEORゲート100の入力へ供給
される。したがってEORゲート100の出力には復調器から
の信号に変化があったときのみ、抵抗R1とコンデンサC1
で定まる時定数の幅のパルスが発生される。
出するエッジ検出回路はEORゲート100と抵抗R1およびコ
ンデンサC1で構成される。復調器からの信号は抵抗R1と
コンデンサC1で構成される遅延回路で遅延され、遅延さ
れない信号とともにそれぞれEORゲート100の入力へ供給
される。したがってEORゲート100の出力には復調器から
の信号に変化があったときのみ、抵抗R1とコンデンサC1
で定まる時定数の幅のパルスが発生される。
ANDゲート500は通信制御コンピュータからの がＨレベルすなわち受信中であるときこのパルスを通過
させる。
させる。
水晶発振器140は送受信ビットレートの整数倍、例え
ば16倍の周波数の信号を出力する。
ば16倍の周波数の信号を出力する。
多段のフリップフロップで構成された分周器120は水
晶発振器140の出力信号の周波数を前記の整数で分周
し、出力する。ただし、CLR入力にパルスが入力される
とリセットされる。
晶発振器140の出力信号の周波数を前記の整数で分周
し、出力する。ただし、CLR入力にパルスが入力される
とリセットされる。
ANDゲート520は がＨレベルすなわち受信中であるとき、分周器120の出
力を通過させ、受信クロックとする。
力を通過させ、受信クロックとする。
ANDゲート540の一方の入力には をインバータ542で反転したものが入力されている。し
たがって、送信中であるとき、分周器120の出力を送信
クロックとして出力する。
たがって、送信中であるとき、分周器120の出力を送信
クロックとして出力する。
第３図は第２図で示した回路の動作を説明するための
タイミングチャートである。（Ａ）〜（Ｈ）欄の信号は
第２図中Ａ〜Ｈを付した個所の信号の状態を表わしてい
る。なお、第３図は送信から受信へ切り換わる過程を示
している。
タイミングチャートである。（Ａ）〜（Ｈ）欄の信号は
第２図中Ａ〜Ｈを付した個所の信号の状態を表わしてい
る。なお、第３図は送信から受信へ切り換わる過程を示
している。
送信中において （（Ｅ）欄）はＬレベルであるから、水晶発振器140の
出力信号を分周した信号が分周器120の出力（（Ｄ）
欄）から出力され、それがそのまま送信クロック
（（Ｇ）欄）となる。したがって送信データ（（Ｈ）
欄）はそれに同期して出力される。
出力信号を分周した信号が分周器120の出力（（Ｄ）
欄）から出力され、それがそのまま送信クロック
（（Ｇ）欄）となる。したがって送信データ（（Ｈ）
欄）はそれに同期して出力される。
（（Ｅ）欄）がＨレベルに切り換わると送信クロック
（（Ｇ）欄）が止まり、受信クロック（（Ｆ）欄）には
送信クロックと同位相の信号がしばらくの間、出力され
る。受信信号（（Ａ）欄）が入力され始め、それに変化
があると、その変化点でEORゲート100の出力（（Ｂ）
欄）にパルスが出る。
（（Ｇ）欄）が止まり、受信クロック（（Ｆ）欄）には
送信クロックと同位相の信号がしばらくの間、出力され
る。受信信号（（Ａ）欄）が入力され始め、それに変化
があると、その変化点でEORゲート100の出力（（Ｂ）
欄）にパルスが出る。
そのとき、 （（Ｅ）欄）はＨレベルであるからパルスはANDゲート5
00を通過し（（Ｃ）欄）、分周器120はリセットされ、
その出力（（Ｄ）欄）は（Ａ）欄の信号と同期した信号
となる。したがって以後は受信クロック（（Ｆ）欄）は
受信信号（（Ａ）欄）と同期した信号となる。
00を通過し（（Ｃ）欄）、分周器120はリセットされ、
その出力（（Ｄ）欄）は（Ａ）欄の信号と同期した信号
となる。したがって以後は受信クロック（（Ｆ）欄）は
受信信号（（Ａ）欄）と同期した信号となる。
以上述べてきたように本発明によれば、分周回路を送
信クロック用と受信クロック用とで共用することにより
回路が簡単化される。
信クロック用と受信クロック用とで共用することにより
回路が簡単化される。
また、従来の回路では、受信中も送信クロックが通信
制御コンピュータへ供給されるので、受信中は送信デー
タがはき出されるのを防ぐ論理構成が必要であるが、本
発明の回路によれば送信中のみ送信クロックが供給され
るので、通信制御コンピュータ側の構成も簡単化され
る。
制御コンピュータへ供給されるので、受信中は送信デー
タがはき出されるのを防ぐ論理構成が必要であるが、本
発明の回路によれば送信中のみ送信クロックが供給され
るので、通信制御コンピュータ側の構成も簡単化され
る。
第１図は本発明の原理構成を表わす原理ブロック図、 第２図は本発明の一実施例を表わす回路図、 第３図は第２図の回路の動作を説明するためのタイミン
グチャート、 第４図は従来方式の送受信クロック発生回路を備えた送
受信機を表わす図。 図において、 14……クロック発生手段、 50……第１のゲート手段、 52……第２のゲート手段、 54……第３のゲート手段。
グチャート、 第４図は従来方式の送受信クロック発生回路を備えた送
受信機を表わす図。 図において、 14……クロック発生手段、 50……第１のゲート手段、 52……第２のゲート手段、 54……第３のゲート手段。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/02 H04L 5/16
Claims (1)
- 【請求項１】復調信号のエッジを検出してエッジ検出信
号を出力するエッジ検出手段（10）と、送受信クロック
の整数倍の周波数の信号を発生するクロック発生手段
（14）と、該クロック発生手段（14）が発生する信号の
周波数を該整数で分周して出力する分周手段であって該
エッジ検出信号でリセットされる分周手段（12）とを具
備する送受信クロック発生回路において、 該エッジ検出信号を、受信中は該分周手段（12）へ供給
し、送信中は供給を停止する第１のゲート手段（50）
と、 受信中において、該分周手段（12）の出力を受信クロッ
クとして出力する第２のゲート手段（52）と、 送信中において、該分周手段（12）の出力を送信クロッ
クとして出力する第３のゲート手段（54）を具備するこ
とを特徴とする送受信クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038437A JP2785993B2 (ja) | 1990-02-21 | 1990-02-21 | 送受信クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038437A JP2785993B2 (ja) | 1990-02-21 | 1990-02-21 | 送受信クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03243033A JPH03243033A (ja) | 1991-10-30 |
| JP2785993B2 true JP2785993B2 (ja) | 1998-08-13 |
Family
ID=12525284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2038437A Expired - Fee Related JP2785993B2 (ja) | 1990-02-21 | 1990-02-21 | 送受信クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785993B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7121465B2 (ja) | 2016-08-18 | 2022-08-18 | ラピスセミコンダクタ株式会社 | 出力信号生成回路 |
-
1990
- 1990-02-21 JP JP2038437A patent/JP2785993B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03243033A (ja) | 1991-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |