JP2014082597A - Pwm信号生成装置 - Google Patents
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Abstract
【課題】[GHz]レベルの周波数のクロックで駆動しても高分解能のPWM信号を生成することができるPWM信号生成装置を簡易な設計で実現する。
【解決手段】 駆動クロックCLKの位相が互いに逆相となる2つのパラレルシリアル変換(PS)回路1,2に、PWM信号の基礎となるパラレルデータを入力する。PS回路1は、第1シリアルデータを出力する。PS回路2は、第1シリアルデータと同じ周期であるが異なる内容又は異なる位相となる第2シリアルデータを出力する。2入力OR回路4は、第1シリアルデータと第2シリアルデータとの論理和をとり、これをPWM信号として出力する。
【選択図】図1
【解決手段】 駆動クロックCLKの位相が互いに逆相となる2つのパラレルシリアル変換(PS)回路1,2に、PWM信号の基礎となるパラレルデータを入力する。PS回路1は、第1シリアルデータを出力する。PS回路2は、第1シリアルデータと同じ周期であるが異なる内容又は異なる位相となる第2シリアルデータを出力する。2入力OR回路4は、第1シリアルデータと第2シリアルデータとの論理和をとり、これをPWM信号として出力する。
【選択図】図1
Description
本発明は、PWM(パルス幅変調:Pulse Width Modulation)信号生成装置に関する。
高価な高速PLL(位相同期回路:Phase-Lockd Loop)を用いずにPWM信号生成装置を実現する技術として、特許文献1、2の装置が提案されている。特許文献1には、リングカウンタを用いた高速PWM信号生成装置が開示されている。特許文献2には、複数のパラレルシリアル変換回路とディレー回路とを備える高分解能PWM波形成装置が開示されている。
従来のPWM信号生成装置でクロックの周波数を単純に[GHz]レベルにまで高めて分解能を向上するには、回路構成が複雑になり、タイミング設計が非常に困難となる問題がある。特に、遅延回路やゲート回路では、ゲートを信号が通過するときにデューティ(DUTY)波形が崩れることがあるため、レイアウト設計が非常に困難となる。
例えば、特許文献2のようなPWM波形生成装置を、専用回路とレイアウトでASIC(Application Specific Integrated Circuit)により実現する場合、高速のPWM信号の出力回路に、複数のゲート回路が挿入される。これらのゲート回路は、CMOS(Complementary Metal Oxide Semiconductor)で構成される。このような構成では、pMOS(P-channel Metal Oxide Semiconductor)とnMOS(N-channel Metal Oxide Semiconductor)のディメンジョンや、電気特性が異なる。そのため、PWM信号の立ち上がり特性、立ち下がり特性を合わせて、正しいデューティ波形を得るための波形補正が必要になる。波形補正のための構成に非常に大きな設計工数が必要となる。
例えば、特許文献2のようなPWM波形生成装置を、専用回路とレイアウトでASIC(Application Specific Integrated Circuit)により実現する場合、高速のPWM信号の出力回路に、複数のゲート回路が挿入される。これらのゲート回路は、CMOS(Complementary Metal Oxide Semiconductor)で構成される。このような構成では、pMOS(P-channel Metal Oxide Semiconductor)とnMOS(N-channel Metal Oxide Semiconductor)のディメンジョンや、電気特性が異なる。そのため、PWM信号の立ち上がり特性、立ち下がり特性を合わせて、正しいデューティ波形を得るための波形補正が必要になる。波形補正のための構成に非常に大きな設計工数が必要となる。
本発明は、上記の問題を解消し、[GHz]レベルの周波数のクロックで駆動しても高分解能のPWM信号を生成することができるPWM信号生成装置を、簡易な設計で実現することを主たる課題とする。
上記課題を解決する本発明のPWM信号生成装置は、第1変換回路、第2変換回路及び演算回路を有する。第1変換回路は、PWM信号の基礎となる複数ビットのパラレルデータを第1シリアルデータに変換し、変換した第1シリアルデータをクロックに同期して出力する。第2変換回路は、前記パラレルデータを、前記第1シリアルデータと同じ周期で当該第1シリアルデータと異なる内容又は異なる位相となる第2シリアルデータに変換し、変換した第2シリアルデータを前記クロックの反転信号に同期して出力する。前記演算回路は、前記第1シリアルデータと前記第2シリアルデータとの論理和により前記PWM信号を生成する。
本発明のPWM信号生成装置は、同じパラレルデータを駆動クロックの位相が互いに逆相の関係にある2つの変換回路でシリアルデータに変換する。その際、2種類のシリアルデータを周期が同じで異なる内容で変換し、両者の論理和をとってPWM信号を生成する。そのため、同じタイミングでデータが立ち上がる事態が回避されるので、[GHz]レベルの周波数のクロックで駆動しても高分解能のPWM信号を生成することができる。
以下、本発明の実施の形態を説明する。
[第1実施形態]
第1実施形態のPWM信号生成装置について説明する。図1は、第1実施形態のPWM信号生成装置の概略構成図である。
[第1実施形態]
第1実施形態のPWM信号生成装置について説明する。図1は、第1実施形態のPWM信号生成装置の概略構成図である。
<PWM信号生成装置>
PWM信号生成装置は、それぞれパラレルデータをシリアルデータに変換する2つのパラレルシリアル変換回路(以下、「PS回路」という)1、2を有する。
PS回路1のクロック入力端子(CLK_IN)10には、クロック端子12が接続される。クロック端子12は、インバータ3の入力端子にも接続される。インバータ3は入力信号を反転する。インバータ3の出力端子は、PS回路2のクロック入力端子11に接続される。インバータ3は、クロック端子12から入力されるクロックCLKを反転する。そのため、PS回路1とPS回路2に入力されるクロックCLKは、互いに逆相となる。クロック端子12に入力されるクロックCLKは、[GHz]の周波数のものである。
PWM信号生成装置は、それぞれパラレルデータをシリアルデータに変換する2つのパラレルシリアル変換回路(以下、「PS回路」という)1、2を有する。
PS回路1のクロック入力端子(CLK_IN)10には、クロック端子12が接続される。クロック端子12は、インバータ3の入力端子にも接続される。インバータ3は入力信号を反転する。インバータ3の出力端子は、PS回路2のクロック入力端子11に接続される。インバータ3は、クロック端子12から入力されるクロックCLKを反転する。そのため、PS回路1とPS回路2に入力されるクロックCLKは、互いに逆相となる。クロック端子12に入力されるクロックCLKは、[GHz]の周波数のものである。
PS回路1の出力端子(DO)8及びPS回路2の出力端子(DO)9は、それぞれ2入力OR回路4の入力端子に接続される。2入力OR回路4は、入力された2入力の論理和を判定する。この2入力OR回路4の出力端子は、PWM信号出力端子(PWM_OUT)17に接続される。
PS回路1のデータ入力端子(DI)6には、データ入力端子(DATA_IN)13が接続されており、これにより外部からPWM信号の基礎となるパラレルデータが入力される。PS回路2のデータ入力端子(DI)7には2入力AND回路5の出力端子が接続される。2入力AND回路5は、2入力の論理積を判定する。この2入力AND回路5の入力端子には、データ入力端子(DATA_IN)13とD−FF(遅延フリップフロップ回路)20のQ出力端子とが接続される。データ入力端子(DATA_IN)13からのパラレルデータは、D−FF回路20のD入力端子にも入力される。D−FF回路20は、ラッチ回路の一種であり、そのクロック端子(CLK_IN)に入力されるクロックCLKが論理1(「H」)になったときに、D入力端子の論理値と同一の論理値をQ出力端子から出力する。
PS回路1のデータ設定端子(LD)18には、第1制御信号(LD1信号)の入力端子15が接続され、PS回路2のデータ設定端子(LD)19には第2制御信号(LD2信号)の入力端子16が接続される。LD1信号は、D−FF回路20のクロック端子にも入力される。
PS回路1のデータ設定端子(LD)18には、第1制御信号(LD1信号)の入力端子15が接続され、PS回路2のデータ設定端子(LD)19には第2制御信号(LD2信号)の入力端子16が接続される。LD1信号は、D−FF回路20のクロック端子にも入力される。
PS回路2のデータ入力端子(DI)7には、実際には、PWMの分解能に応じて本数が変わるパラレルバスが接続される。図2は、「n(nは自然数)+1」本のパラレルバスが接続されるPS回路2の例を示す。図2の例では、n個の2入力AND回路5−1、5−2、・・・5−nの出力端子が、それぞれ対応する数のPS回路2のデータ入力端子(DI−1〜DI−n)7−1、7−2、・・・7−nに接続される。
2入力AND回路5−1、5−2、・・・5−nの一方の入力端子には、それぞれD−FF回路20のQ出力端子が接続される。D−FF回路20のD入力端子には、データ入力端子13から、パラレルデータであるPWM信号の「bit0」が入力される。その結果、各2入力AND回路5−1、5−2、・・・5−nの一方の入力端子には、「bit0」が入力される。2入力AND回路5−1、5−2、・・・5−nの他方の入力端子には、データ入力端子(DATA_IN)13から、PWM信号の「bit1」〜「bitn」が入力される。すなわち2入力AND回路5−1には「bit1」、2入力AND回路5−2には「bit2」、2入力AND回路5−nには「bitn」が入力される。数値の最も大きいビットがPWM信号のMSB(最上位ビット)であり、数値の最も小さいビットがLSB(最下位ビット)である。
データ入力端子(DATA_IN)13の「bit1」〜「bitn」のnビットのデータバスラインは、それぞれPWM信号に対応するビットに接続される。データ入力端子(DATA_IN)13の「bit0」のデータバスラインがD−FF回路20のD入力端子に接続されることは、上述したとおりである。これにより、データ入力端子(DATA_IN)13のバス幅はn+1となる。
なお、PS回路1のデータ入力端子(DI)6については、データ入力端子13から、PWM信号の「bit1」〜「bitn」が直接入力される。
なお、PS回路1のデータ入力端子(DI)6については、データ入力端子13から、PWM信号の「bit1」〜「bitn」が直接入力される。
<PS回路>
ここで、PS回路1,2の構成例を説明する。PS回路1,2の構成は、PWMの分解能に応じて変化する。この例では「n=8」の場合について説明する。PS回路1,2は同じ構成であるため、代表して、PS回路1について説明する。
ここで、PS回路1,2の構成例を説明する。PS回路1,2の構成は、PWMの分解能に応じて変化する。この例では「n=8」の場合について説明する。PS回路1,2は同じ構成であるため、代表して、PS回路1について説明する。
図3はPS回路1の構成図である。PS回路1は、D−FF回路1−1〜1−8とセレクタ1−9〜1−16とを有する。セレクタ1−9〜1−16は、2入力の一方を選択的に出力する。セレクタ1−9〜1−16の一方の入力端子には、データ入力端子(DI)1−18からのバスのビット線が接続される。
「bit1」〜「bit8」のビット線がそれぞれセレクタ1−9〜1−16に対応する。すなわち、「bit1」がセレクタ1−9に接続される。「bit2」がセレクタ1−10に接続される。「bit3」がセレクタ1−11に接続される。「bit4」がセレクタ1−12に接続される。「bit5」がセレクタ1−13に接続される。「bit6」がセレクタ1−14に接続される。「bit7」がセレクタ1−15に接続される。「bit8」がセレクタ1−16に接続される。
「bit2」〜「bit8」のビット線に対応するセレクタ1−10〜1−16の他方の入力端子には、それぞれD−FF回路1−1〜1−7のQ出力端子が接続される。具体的には、D−FF回路1−1のQ入力端子がセレクタ1−10に接続される。D−FF回路1−2のQ入力端子がセレクタ1−11に接続される。D−FF回路1−3のQ入力端子がセレクタ1−12に接続される。D−FF回路1−4のQ入力端子がセレクタ1−13に接続される。D−FF回路1−5のQ入力端子がセレクタ1−14に接続される。D−FF回路1−6のQ入力端子がセレクタ1−15に接続される。D−FF回路1−7のQ入力端子がセレクタ1−16に接続される。
D−FF1−1のQ出力端子は、シリアル信号出力端子1−20に接続される。
なお、セレクタ1−9の他端の入力端子は接地される。
D−FF1−1のQ出力端子は、シリアル信号出力端子1−20に接続される。
なお、セレクタ1−9の他端の入力端子は接地される。
セレクタ1−9〜1−16の出力端子は、それぞれ対応するD−FF回路1−1〜1−8のD入力端子に接続される。セレクタ1−9〜1−16の制御端子は、全て制御信号を入力するためのLD端子1−19に接続される。
D−FF回路1−1〜1−8のクロック入力端子は、クロック端子(CLK_IN)1−17に接続される。
D−FF回路1−1〜1−8のクロック入力端子は、クロック端子(CLK_IN)1−17に接続される。
セレクタ1−9〜1−16は、LD端子(LD)1−19に入力される制御信号が「L(論理0)」のときに他方の入力端子を出力側に導通させる。その結果、D−FF回路1−1のD入力端子は接地され、D−FF回路1−2のD入力端子はD−FF回路1−1のQ出力端子に接続される。
D−FF回路1−3のD入力端子は、D−FF回路1−2のQ出力端子に接続される。D−FF回路1−4のD入力端子は、D−FF回路1−3のQ出力端子に接続される。D−FF回路1−5のD入力端子は、D−FF回路1−4のQ出力端子に接続される。D−FF回路1−6のD入力端子は、D−FF回路1−5のQ出力端子に接続される。D−FF回路1−7のD入力端子は、D−FF回路1−6のQ出力端子に接続される。D−FF回路1−1のD入力端子は、D−FF回路1−7のQ出力端子に接続される。
D−FF回路1−3のD入力端子は、D−FF回路1−2のQ出力端子に接続される。D−FF回路1−4のD入力端子は、D−FF回路1−3のQ出力端子に接続される。D−FF回路1−5のD入力端子は、D−FF回路1−4のQ出力端子に接続される。D−FF回路1−6のD入力端子は、D−FF回路1−5のQ出力端子に接続される。D−FF回路1−7のD入力端子は、D−FF回路1−6のQ出力端子に接続される。D−FF回路1−1のD入力端子は、D−FF回路1−7のQ出力端子に接続される。
セレクタ1−9〜1−16は、LD端子(LD)1−19に入力される制御信号が「H」のときに、一方の入力端子を出力端子側に導通させる。そのために、入力端子1−18に入力されるパラレルデータが、D−FF回路1−1〜1−8のD入力端子に印加される。すなわち、パラレルデータのうち、「bit1」がD−FF回路1−1のD入力端子に入力される。また、「bit2」がD−FF回路1−2のD入力端子、「bit3」がD−FF回路1−3のD入力端子、「bit4」がD−FF回路1−4のD入力端子に、それぞれ入力される。さらに、「bit5」がD−FF回路1−5のD入力端子、「bit6」がD−FF回路1−6のD入力端子、「bit7」がD−FF回路1−7のD入力端子、「bit8」がD−FF回路1−1のD入力端子に、それぞれ入力される。
その結果、LD端子(LD)1−19に入力される制御信号が「H」になってからD−FF回路1−1〜1−8に入力されるクロックCLKが立ち上がると、データ入力端子(DI)1−18に入力されるパラレルデータがD−FF回路1−1〜1−8にラッチされる。すなわち、クロックCLKの立ち上がりエッジで、パラレルデータがD−FF回路1−1〜1−8でラッチされる。
パラレルデータがD−FF回路1−1〜1−8にそれぞれラッチされた後、LD端子1−19に入力される制御信号が「L」になると、ラッチされたデータが、データ出力端子(DO)1−20から出力される。その際、D−FF回路1−1からD−FF回路1−1まで、ラッチされたデータが順に出力される。
次に、2入力OR回路4について説明する。図4は、2入力OR回路4の構成図である。
2入力OR回路4は、2つのインバータ(NOT回路)412,422と、2入力NAND回路430とを含んで構成される。
インバータ412の入力端子411にはPS回路2の出力端子9が接続される。インバータ422の入力端子421にはPS回路1の出力端子8が接続される。インバータ412,422の出力は、それぞれ入力端子413,423を介して2入力NAND回路430に接続される。2入力NAND回路430の出力は、出力端子440に接続される。
2入力OR回路4は、2つのインバータ(NOT回路)412,422と、2入力NAND回路430とを含んで構成される。
インバータ412の入力端子411にはPS回路2の出力端子9が接続される。インバータ422の入力端子421にはPS回路1の出力端子8が接続される。インバータ412,422の出力は、それぞれ入力端子413,423を介して2入力NAND回路430に接続される。2入力NAND回路430の出力は、出力端子440に接続される。
2入力NAND回路430は、例えば図5のように構成される。すなわち、2入力NAND回路430は、pMOSFET(Pチャンネル電界効果トランジスタ)431,433と、nMOSFET(Nチャンネル電界効果トランジスタ)432,434を含んで構成される。pMOSFET431,433のソースは、電源VDDに接続される。nMOSFET432のソースは、電源(GND)VSSに接続される。pMOSFET431,433のドレインは、nMOSFET434のドレイン及び出力端子440に接続される。nMOSFET432のドレインは、nMOSFET434のソースと接続される。
pMOSFET431のゲートとnMOSFET432のゲートは、入力端子(IN)423に接続される。pMOSFET433のゲートとnMOSFET434のゲートは、入力端子(IN)413に接続される。
上記のように構成される2入力NAND回路430の動作は、以下のようになる。
2入力NAND回路430に入力されるのは、入力端子413,423から入力されるPWM信号(入力信号)である。これらのPWM信号のレベルが電源(GND)VSSと同じ「L」のときにはpMOSFET431,433が「オン」となり、出力端子440に「H」が出力される。
2入力端子413,423の一方が電源(GND)VSSと同じ「L」のときにも、出力端子440には「H」が出力される。
ここで、高速PWM信号を、デューティの崩れなくゲーティングするためには、「オン」になった瞬間の出力信号の立ち上がり時定数と、「オフ」になった瞬間の出力信号の立ち下がり時定数とを合せる必要が生じる。そのために、各MOSFET431〜434の「オン抵抗」をできるだけ小さくして、MOSの電極等の静電容量が小さくなる構造にする必要がある。
2入力NAND回路430に入力されるのは、入力端子413,423から入力されるPWM信号(入力信号)である。これらのPWM信号のレベルが電源(GND)VSSと同じ「L」のときにはpMOSFET431,433が「オン」となり、出力端子440に「H」が出力される。
2入力端子413,423の一方が電源(GND)VSSと同じ「L」のときにも、出力端子440には「H」が出力される。
ここで、高速PWM信号を、デューティの崩れなくゲーティングするためには、「オン」になった瞬間の出力信号の立ち上がり時定数と、「オフ」になった瞬間の出力信号の立ち下がり時定数とを合せる必要が生じる。そのために、各MOSFET431〜434の「オン抵抗」をできるだけ小さくして、MOSの電極等の静電容量が小さくなる構造にする必要がある。
本来、このような回路構成例の場合、2入力端子413,423の同時「オフ」のときと2入力端子413,423の一方だけが「オフ」のときとが共存すると、出力信号の立ち上がり時定数が変わってしまう。このような出力信号の立ち上がり及び時定数の変動は、[GHz]クラスの高速クロック駆動時には、波形ひずみにつながる。そのため、これを抑制する必要がある。
本実施形態のPWM信号生成装置は、2入力端子413,423の同時「オフ」となる事態を避けることができる。すなわち、信号レベルの遷移時には、必ず2入力端子413,423の一方の信号だけが「オン」又は「オフ」となる制御態様となる。
本実施形態のPWM信号生成装置は、2入力端子413,423の同時「オフ」となる事態を避けることができる。すなわち、信号レベルの遷移時には、必ず2入力端子413,423の一方の信号だけが「オン」又は「オフ」となる制御態様となる。
このような条件で、MOSFET431〜434の動作プロセスにおけるデメンジョンを限定することで、最適化が可能となる。すなわち、pMOSFET431の「オン抵抗」が、pMOSFET433の「オン抵抗」と同一値であり、かつ、nMOSFET4324の「オン抵抗」とnMOSFET434の「オン抵抗」の合算値となる抵抗条件が好ましい。
容量を合わせながら、ほぼ上記抵抗条件を満足させるためには、例えば、ドライブ能力を決めるMOSFETのゲート幅Wとゲート長Lとの比W/Lを、2入力NAND回路430に対して同じ値にすれば良い。
論理和を判定するには、本来NOR回路を使用することもできる。しかし、NOR回路を使用すると、MOSレベルの回路が、図6の構成例のように、NAND回路を双対変換したものとなる。すなわち、pMOSFET435,436が直列になるため、トータルとして同じ時定数を実現するためには、pMOSFET435,436のデメンジョンを大きくし、より大きなレイアウトエリアが必要となる。そのため、pMOSFET435,436とnMOSFET437,438のデメンジョンがアンバランスとなり、高速動作時には、そのことによる分布定数的な容量分布の影響により、デューティ変動に対して不利となる。
以上のことから、高速PWM信号を出力する場合、信号(データ)をマージする論理和のマージ回路には、NAND回路を用いるのが好ましい。
また、NAND回路は、入力端子413と入力端子423から入力されるデータのレベルによって、その制御が微妙に異なる。そこで本実施形態では、入力端子413をPS回路2の出力端子9に接続し、入力端子423をPS回路1の出力端子8に接続する。そして、両入力端子413,423を同時に用いてPWM信号を生成するときに、出力端子440に出力されるPWM信号が立ち上がるときにはnMOSFET434が必ず「オフ」になるようにする。これにより、nMOSFET432の影響を除去することができる。その結果、PWM信号の立ち上がりのデューティ変動を改善することができる。
また、NAND回路は、入力端子413と入力端子423から入力されるデータのレベルによって、その制御が微妙に異なる。そこで本実施形態では、入力端子413をPS回路2の出力端子9に接続し、入力端子423をPS回路1の出力端子8に接続する。そして、両入力端子413,423を同時に用いてPWM信号を生成するときに、出力端子440に出力されるPWM信号が立ち上がるときにはnMOSFET434が必ず「オフ」になるようにする。これにより、nMOSFET432の影響を除去することができる。その結果、PWM信号の立ち上がりのデューティ変動を改善することができる。
<PWM信号生成処理>
次に、PWM信号生成装置におけるPWM信号生成処理について説明する。本例では、「n=8」とし、パラレルデータ「0E0H」がデータ入力端子(DATA_IN)13に入力された場合について説明する。このときのタイミングチャートを図7に示す。図7において、2段目左側の「0E0H」は、PWM信号の1サイクル目のデータである。この場合、「bit1」〜「bit8」は「01110000」である。LSBである「bit0」は「0」である。
次に、PWM信号生成装置におけるPWM信号生成処理について説明する。本例では、「n=8」とし、パラレルデータ「0E0H」がデータ入力端子(DATA_IN)13に入力された場合について説明する。このときのタイミングチャートを図7に示す。図7において、2段目左側の「0E0H」は、PWM信号の1サイクル目のデータである。この場合、「bit1」〜「bit8」は「01110000」である。LSBである「bit0」は「0」である。
入力端子(LD1)15の入力信号が「H」で、クロック端子12のクロックCLKが立ち上がるタイミングで、データ入力端子13のパラレルデータがPS回路1にラッチされる。それと同じタイミングで、D−FF回路20(図1)のQ出力端子に、「bit0」がラッチされる。この例では、「0」である。その後、入力端子(LD1)15の入力信号は「H」から「L」に変化するが、データ入力端子13からの次のパラレルデータをラッチするまで、入力信号は「L」のままとなる。
同様に、入力端子(LD2)16の入力信号も、クロック端子12のクロックCLKの1周期分「H」となった後、「L」に遷移して、次のデータ入力端子13からのパラレルデータをラッチするまで、「L」のままとなる。
PS回路1は、ラッチしたパラレルデータを、クロック端子12のクロックCLKの立ち上がりのタイミングで、シリアルデータに変換して出力端子8(図3では出力端子1−20,以下同じ)から出力するように動作する。
データ入力端子13のパラレルデータは「0E0H」なので、出力端子8からは、図7における1サイクル目の「PS回路1の生成するPWM信号1サイクル」の領域に表示されたような信号が出力される。すなわち、出力端子8から「0」,「1」,「1」,「1」,「0」,「0」,「0」,「0」の順に信号が出力される。これらの信号の出力は、クロック端子12のクロックCLKの立ち上がりに同期して行われる。
データ入力端子13のパラレルデータは「0E0H」なので、出力端子8からは、図7における1サイクル目の「PS回路1の生成するPWM信号1サイクル」の領域に表示されたような信号が出力される。すなわち、出力端子8から「0」,「1」,「1」,「1」,「0」,「0」,「0」,「0」の順に信号が出力される。これらの信号の出力は、クロック端子12のクロックCLKの立ち上がりに同期して行われる。
これに対して、PS回路2には、2入力AND回路5で、LSBである「0」でゲーティングされたデータ、すなわち、「00000000」が入力される。そして、この「0」でゲーティングされたデータがPS回路2にラッチされ、1サイクル目の「PS回路2の生成するPWM信号1サイクル」の領域に出力される。すなわち、「0」,「0」,「0」,「0」,「0」,「0」,「0」,「0」の順に信号が出力される。これらの信号の出力は、クロック端子12のクロックCLKの立ち下がりに同期して行われる。
その結果、図1の出力端子9から出力される信号は、出力端子8の出力より半クロック遅れて出力されることとなる。
その結果、図1の出力端子9から出力される信号は、出力端子8の出力より半クロック遅れて出力されることとなる。
その後、出力端子8の出力信号と出力端子9の出力信号は、2入力OR回路4で合成され、PWM出力信号として出力される。この例では、出力端子9の出力信号が「0」,「0」,「0」,「0」,「0」,「0」,「0」,「0」となっているため、PWM信号出力端子(PWM_OUT)17からは、「01110000」が出力される。
次に、同じ条件で、パラレルデータ「0E1H」がデータ入力端子13の入力端子に入力された場合について説明する。図7のタイミングチャートにおける2サイクル目である。
この場合、PS回路1では、1サイクル目と同様に、「0」,「1」,「1」,「1」,「0」,「0」,「0」,「0」の順に、信号がクロック端子12のクロックCLKの立ち上がりに同期して出力される。PS回路2では、パラレルデータのLSBが「1」で、D−FF回路20のQ出力端子に「1」がラッチされるため、2入力AND回路5を経由しても、パラレルデータはそのまま出力される。すなわち、「01110000」がPS回路2にラッチされ、クロックCLKの立ち下がりに同期して出力される。
この場合、PS回路1では、1サイクル目と同様に、「0」,「1」,「1」,「1」,「0」,「0」,「0」,「0」の順に、信号がクロック端子12のクロックCLKの立ち上がりに同期して出力される。PS回路2では、パラレルデータのLSBが「1」で、D−FF回路20のQ出力端子に「1」がラッチされるため、2入力AND回路5を経由しても、パラレルデータはそのまま出力される。すなわち、「01110000」がPS回路2にラッチされ、クロックCLKの立ち下がりに同期して出力される。
その結果、2入力OR回路4で、出力端子8の出力信号「0」,「1」,「1」,「1」,「0」,「0」,「0」,「0」と、それより半クロック遅れた出力端子9の出力信号「0」,「1」,「1」,「1」,「0」,「0」,「0」,「0」とが合成され、その論理和が出力される。そのため、PWM信号出力端子(PWM_OUT)17の出力は、PS回路1の出力端子8に出力される信号よりも半クロック分長い「H」の信号となる。
このように、LSBの情報を変えることによって、半クロック単位でPWM信号のパルス幅を可変して制御することができる。
このように、LSBの情報を変えることによって、半クロック単位でPWM信号のパルス幅を可変して制御することができる。
[PWM信号について]
ここで、本実施形態で生成されるPWM信号について説明する。図8は、本実施形態のPWM信号生成装置で生成可能なPWM信号のパターン例を示す図である。
本実施形態では、正相クロックによるPS回路1へのラッチタイミングが、半クロック分、逆相クロックによるPS回路2へのラッチタイミングより早い。そのため、PWM信号出力端子(PWM_OUT)17から出力される信号の立ち上がりは、クロック端子12のクロックCLKの立ち上がりに同期する条件しか選択できないこととなる。PWM信号出力端子17(PWM_OUT)の出力は、例えば、図8のような、中央成長パターンの信号となる。
ここで、本実施形態で生成されるPWM信号について説明する。図8は、本実施形態のPWM信号生成装置で生成可能なPWM信号のパターン例を示す図である。
本実施形態では、正相クロックによるPS回路1へのラッチタイミングが、半クロック分、逆相クロックによるPS回路2へのラッチタイミングより早い。そのため、PWM信号出力端子(PWM_OUT)17から出力される信号の立ち上がりは、クロック端子12のクロックCLKの立ち上がりに同期する条件しか選択できないこととなる。PWM信号出力端子17(PWM_OUT)の出力は、例えば、図8のような、中央成長パターンの信号となる。
このように、本実施形態によれば、標準的な高速動作可能なパラレルシリアル変換回路や標準的なモジュールを用いて、簡単な構成で、[GHz]クラスのクロックのレベルのPWMの分解能を得ることができる。また、入力データも、複数の画像制御データ(パラレルデータ)を必要とせず、1つの画像制御データ(パラレルデータ)で、クロックの半位相単位でPWM制御を実現することで、PWMの分解能を向上させることができる。
さらに、正相クロックで駆動されるPS回路と逆相クロックで駆動されるPS回路とが生成する信号を、それぞれ組み合わせて出力する条件と、独立して出力できる条件を、回路を切り替えリアルタイムに実行できるようにした。その結果、自由度の大きいPWM信号を生成することができる。
さらに、正相クロックで駆動されるPS回路と逆相クロックで駆動されるPS回路とが生成する信号を、それぞれ組み合わせて出力する条件と、独立して出力できる条件を、回路を切り替えリアルタイムに実行できるようにした。その結果、自由度の大きいPWM信号を生成することができる。
[第2実施形態]
本発明のPWM信号生成装置の第2実施形態について説明する。図9は、第2実施形態のPWM信号生成装置の構成を示す図であり、図1に示したものと同一機能の部品については、同一符号を付して説明を省略する。第2実施形態のPWM信号生成装置は、第1実施形態のPWM信号生成装置に、さらにD−FF回路21と2入力AND回路22とを加えた構成である。
第2実施形態においても、PS回路1,2のデータ入力端子(DI)6,7には、実際には、PWMの分解能に応じて本数が変わるパラレルバスが接続される。2入力AND回路22は、PWMの分解能に応じて、その個数が決まる。また、PS回路1の入力端子6の個数も決まる。
本発明のPWM信号生成装置の第2実施形態について説明する。図9は、第2実施形態のPWM信号生成装置の構成を示す図であり、図1に示したものと同一機能の部品については、同一符号を付して説明を省略する。第2実施形態のPWM信号生成装置は、第1実施形態のPWM信号生成装置に、さらにD−FF回路21と2入力AND回路22とを加えた構成である。
第2実施形態においても、PS回路1,2のデータ入力端子(DI)6,7には、実際には、PWMの分解能に応じて本数が変わるパラレルバスが接続される。2入力AND回路22は、PWMの分解能に応じて、その個数が決まる。また、PS回路1の入力端子6の個数も決まる。
図10は、第2実施形態のPWM信号生成装置における2入力AND回路22を説明する図である。図10の例では、n個の2入力AND回路22−1、22−2、・・・22−nが設けられる。2入力AND回路22−1、22−2、・・・22−nの出力端子は、PS回路1のそれぞれ対応する入力端子6−1、6−2、・・・6−nに接続される。
2入力AND回路22−1、22−2、・・・22−nの一方の入力端子には、外部PWM信号のMSBが伝搬できるように、D−FF回路21のQ出力端子が接続される。D−FF回路21のD入力端子は、PWMの入力データ用データバスのデータ入力端子(DATA_IN)13が接続され、PWM信号のMSBであるbit(n+1)の情報が入力される。D−FF回路21のクロック入力端子は、LD2の入力端子16に接続される。
2入力AND回路22−1、22−2、・・・22−nの他方の入力端子には、データ入力端子(DATA_IN)13がそれぞれ接続され、PWM信号の各ビットの情報が入力される。例えば、2入力AND回路22−1であれば、「bit1」が入力される。2入力AND回路22−2であれば「bit2」が入力される。同様に、2入力AND回路22−nであれば「bitn」が入力される。
この場合、最も数値の大きいビットがPWM信号のMSBであり、最も数値の小さいビットがLSBである。データ入力端子(DATA_IN)13の「bit1」〜「bitn」のnビットのデータバスラインが、それぞれPWM信号に対応するビットに接続される。図10の場合、データ入力端子(DATA_IN)13のバス幅は「n+2」である。
<PWM信号生成処理>
第2実施形態におけるPWM信号生成処理について説明する。図11は、PWM信号生成処理におけるタイミングチャートである。まず、「n=8」で、パラレルデータ「2E0H」がデータ入力端子(DATA_IN)13に入力された場合について説明する。図11のタイミングチャートにおける1サイクル目である。
この場合、「bit1」〜「bit8」は「01110000」となる。MSBである「bit(n+1)」は「1」、LSBである「bit0」は「0」である。
第2実施形態におけるPWM信号生成処理について説明する。図11は、PWM信号生成処理におけるタイミングチャートである。まず、「n=8」で、パラレルデータ「2E0H」がデータ入力端子(DATA_IN)13に入力された場合について説明する。図11のタイミングチャートにおける1サイクル目である。
この場合、「bit1」〜「bit8」は「01110000」となる。MSBである「bit(n+1)」は「1」、LSBである「bit0」は「0」である。
この条件のもとで、本実施形態のPWM信号生成装置は、第1実施形態においてデータ入力端子(DATA_IN)13に「0E0H」が入力された場合と同じように動作する。
これは、2入力AND回路22の制御情報であるMSBが「1」のときは、データ入力端子(DATA_IN)13に入力されるデータがそのまま、すなわち、2入力AND回路22が存在しない場合と同様に、PS回路1にラッチされるためである。
これは、2入力AND回路22の制御情報であるMSBが「1」のときは、データ入力端子(DATA_IN)13に入力されるデータがそのまま、すなわち、2入力AND回路22が存在しない場合と同様に、PS回路1にラッチされるためである。
LD1入力端子15の信号が「H」となり、クロック端子12のクロックCLKが立ち上がるタイミングで、データ入力端子(DATA_IN)13のパラレルデータがPS回路1にラッチされる。それと同じタイミングで、D−FF回路20のQ出力端子に、データ入力端子(DATA_IN)13の「bit0」の情報である「0」がラッチされる。また、そのタイミングで、LD2入力端子16の信号が「H」となり、その次のクロック端子12のクロックCLKが立ち上がるタイミングで、データ入力端子(DATA_IN)13のパラレルデータが2入力AND回路5にゲーティングされて、PS回路2にラッチされる。このタイミングでLD1の入力信号が「H」から「L」に変化し、次のデータ入力端子(DATA_IN)13からのパラレルデータをラッチするまで、「L」のままとなる。
同様に、LD2入力端子16の信号も、クロックCLKの1周期分「H」となった後、「L」に遷移して、次のデータ入力端子(DATA_IN)13からのパラレルデータをラッチするまで、「L」のままとなる。
PS回路1は、ラッチされたパラレルデータをクロックCLKの立ち上がりのタイミング毎に、シリアル変換して出力端子8に出力する。データ入力端子13のパラレルデータが「2E0H」、すなわち「01110000」の場合、出力端子8の出力として、図11における1サイクル目の「PS回路1の生成するPWM信号1サイクル」の領域に表示されたような信号が出力される。すなわち、PS回路1では、データ入力端子(DATA_IN)13からのパラレルデータが「2E0H」の場合に、出力端子8の出力信号として1サイクル目の「PS回路1の生成するPWM信号1サイクル」の領域に「0」,「1」,「1」,「1」,「0」,「0」,「0」,「0」の順に信号を出力する。これらの信号の出力は、クロックCLKの立ち上がりに同期して行われる。
これに対して、PS回路2には、2入力AND回路5で、LSBである「0」でゲーティングされたパラレルデータ、すなわち、「00000000」が入力される。そして、この「0」でゲーティングされたパラレルデータがPS回路2にラッチされ、1サイクル目の「PS回路2の生成するPWM信号1サイクル」の領域に出力される。この出力は、クロックCLKの立ち下がりに同期して行われる。すなわち、出力端子9の出力信号は、出力端子8の出力信号より半クロック遅れて出力される。
その後、出力端子8の出力信号と出力端子9の出力信号は、2入力OR回路4で合成され、その論理和が出力される。この例では、出力端子9の出力信号が「0」,「0」,「0」,「0」,「0」,「0」,「0」,「0」となっているため、PWM信号出力端子17から出力端子8の出力信号「0」,「1」,「1」,「1」,「0」,「0」,「0」,「0」がそのまま出力されることとなる。
次に、同じ条件で、パラレルデータ「2E1H」のデータがデータ入力端子(DATA_IN)13に入力された場合である2サイクル目について説明する。
「bit1」〜「bit8」は「01110000」となる。MSBである「bit(n+1)」は「1」、LSBである「bit0」は「1」である。
「bit1」〜「bit8」は「01110000」となる。MSBである「bit(n+1)」は「1」、LSBである「bit0」は「1」である。
この場合、PS回路1では、パラレルデータのMSBが「1」で、D−FF回路21のQ出力端子に「1」がラッチされるため、2入力AND回路22を経由しても、パラレルデータはそのまま出力される。すなわち、「01110000」がPS回路1にラッチされ、2サイクル目の「PS回路1の生成するPWM信号1サイクル」の領域に出力される。この出力は、クロックCLKの立ち上がりに同期して行われる。
PS回路2では、パラレルデータのLSBが「1」で、D−FF回路20のQ出力端子に「1」がラッチされるため、2入力AND回路5を経由しても、パラレルデータはそのまま出力される。すなわち、「01110000」がPS回路2にラッチされ、2サイクル目の「PS回路2の生成するPWM信号1サイクル」の領域に出力される。この出力は、クロックCLKの立ち下がりに同期して行われる。
その結果、2入力OR回路4で、出力端子8の出力信号「0」,「1」,「1」,「1」,「0」,「0」,「0」,「0」と、それより半クロック遅れた出力端子9の出力信号「0」,「1」,「1」,「1」,「0」,「0」,「0」,「0」とが合成され、出力される。そのため、PWM信号出力端子17の出力は、PS回路1の出力端子8に出力される信号より半クロック分長い「H」の信号が出力される。
次に、同じ条件で、パラレルデータ「0E1H」のデータがデータ入力端子(DATA_IN)13に入力された場合である3サイクル目について説明する。「bit1」〜「bit8」は「01110000」となる。MSBであるbit(n+1)は「0」、LSBであるbit0は「1」である。
この場合、PS回路1では、2入力AND回路22で、MSBである「0」でゲーティングされたパラレルデータ、すなわち、「00000000」が入力される。そして、この「0」でゲーティングされたパラレルデータがPS回路1にラッチされ、3サイクル目の「PS回路1の生成するPWM信号1サイクル」の領域に出力される。この出力は、クロックCLKの立ち上がりに同期して行われる。
一方、PS回路2では、パラレルデータのLSBが「1」で、D−FF回路20のQ出力端子に「1」がラッチされるため、2入力AND回路5を経由しても、パラレルデータはそのまま出力される。すなわち、「01110000」がPS回路2にラッチされ、3サイクル目の「PS回路2の生成するPWM信号1サイクル」の領域に出力される。この出力は、クロックCLKの立ち下がりに同期して行われる。
一方、PS回路2では、パラレルデータのLSBが「1」で、D−FF回路20のQ出力端子に「1」がラッチされるため、2入力AND回路5を経由しても、パラレルデータはそのまま出力される。すなわち、「01110000」がPS回路2にラッチされ、3サイクル目の「PS回路2の生成するPWM信号1サイクル」の領域に出力される。この出力は、クロックCLKの立ち下がりに同期して行われる。
このように、MSBとLSBとでPS回路1及び2の出力信号を制御し、選択的または同時に出力させることで、PWM信号を生成することができる。また、D−FF回路21と2入力AND回路22を備えるため、PWM信号出力端子17の出力データの立ち上がり、立ち下がりのタイミングを、クロックCLKの立ち下がりのタイミングでも同期することができる。その結果、PWM信号出力端子17の出力は、例えば、図12のような、中央成長パターンとなる。
[第3実施形態]
本発明のPWM信号生成装置の第3実施形態について説明する。図13は、第3実施形態のPWM信号生成装置を示す図である。図14は、PWM信号生成処理におけるタイミングチャートである。
本発明のPWM信号生成装置の第3実施形態について説明する。図13は、第3実施形態のPWM信号生成装置を示す図である。図14は、PWM信号生成処理におけるタイミングチャートである。
第3実施形態のPWM信号生成装置は、第2実施形態のPWM信号生成装置にさらに信号生成回路10−1とルックアップテーブル10−2を加えた構成である。その他の部分は、既に説明した第1実施形態及び第2実施形態のPWM信号生成装置と同様であるため、同一符号を付して説明を省略する。
第3実施形態のPWM信号生成装置では、図示しない外部コントローラからパラレルデータである画像データと、基準クロックREF_CLKとが入力される。
信号生成回路10−1は、これまで説明したLD1入力端子15の信号に対するLD2入力端子16の信号のタイミングを変更することができる。
例えば、図14のタイミングチャートに示すように、基準クロック端子10−6から、1画像データに対して1周期の、システムを駆動するための基準クロックREF_CLKが入力される。コントローラは、この基準クロックREF_CLKに同期して、クロックCLKと画像データとをPWM信号生成装置に入力する。すなわち、外部コントローラは、基準クロックREF_CLKの立ち下がり毎に画像データを更新してPWM信号生成装置に送出する。
信号生成回路10−1は、これまで説明したLD1入力端子15の信号に対するLD2入力端子16の信号のタイミングを変更することができる。
例えば、図14のタイミングチャートに示すように、基準クロック端子10−6から、1画像データに対して1周期の、システムを駆動するための基準クロックREF_CLKが入力される。コントローラは、この基準クロックREF_CLKに同期して、クロックCLKと画像データとをPWM信号生成装置に入力する。すなわち、外部コントローラは、基準クロックREF_CLKの立ち下がり毎に画像データを更新してPWM信号生成装置に送出する。
信号生成回路10−1は、内部にPLL(位相同期回路)を有し、基準クロック端子10−6からの基準クロックREF_CLKを8逓倍したクロックCLKをクロック端子12に出力する。信号生成回路10−1は、クロックCLKと基準クロックREF_CLKとを基準として、LD1入力端子15、LD2入力端子16に入力する信号(LD1/LD2)を生成する。LD1信号及びLD2信号は、信号線10−4によって入力される信号によって、タイミング制御が可能となっている。
信号線10−4からの信号が、「0H」のときには、第1実施形態及び第2実施形態に示したLD1信号、LD2信号が出力される。すなわち、LD2信号が、LD1信号に対して、クロック端子12のクロックCLKの半クロック分遅くなる。信号線10−4からの信号が、「1H」のときには、LD2信号が、LD1信号に対して、クロック端子12のクロックCLKの半クロック分早く、LD1信号と同じ信号が出力されるように制御される。
信号線10−4からの信号が、「0H」のときには、第1実施形態及び第2実施形態に示したLD1信号、LD2信号が出力される。すなわち、LD2信号が、LD1信号に対して、クロック端子12のクロックCLKの半クロック分遅くなる。信号線10−4からの信号が、「1H」のときには、LD2信号が、LD1信号に対して、クロック端子12のクロックCLKの半クロック分早く、LD1信号と同じ信号が出力されるように制御される。
信号生成回路10−1とルックアップテーブル10−2とは、信号線10−3により接続される。信号線10−3により、信号生成回路10−1からルックアップテーブル10−2を制御するための制御信号がルックアップテーブル10−2に入力される。制御信号は、ルックアップテーブル10−2を制御して、信号生成回路10−1の制御に必要な情報を出力させる。信号生成回路10−1の制御に必要な情報は、信号線10−4を介して、信号生成回路10−1に入力される。ルックアップテーブル10−2は、制御信号を基準にして、外部コントローラから画像データ入力端子10−5に入力された画像データに応じたデータを信号線10−4に出力する。
すなわち、信号生成回路10−1は、LD2信号を、ルックアップテーブル10−2から送られる情報の10ビット目で制御する。信号生成回路10−1は、10ビット目が「0」のときに、LD2信号をLD1信号より半クロック遅れるように出力する。信号生成回路10−1は、10ビット目が「1」のときに、LD2信号をLD1信号より、半クロック早くなるように出力する。
すなわち、ルックアップテーブル10−2から送られる情報の10ビット目の信号が、信号線10−3の信号の立ち下がり時に内部のレジスタにラッチされ、その結果が、信号線10−4に出力される。そして、10ビット目が「0」のときのタイミングが、第1実施形態と第2実施形態のタイミングに相当する。これに対して、MSBが「1」になる外部コントローラの画像データが、ルックアップテーブル10−2で変換されてデータ入力端子13に入力されると、ルックアップテーブル10−2は、そのMSBの値を内部レジスタにラッチする。そして「1H」の値を信号線10−4に送出する。
その結果、信号生成回路10−1は、LD1信号をクロック端子12のクロックCLKに対して半クロック位相を進めて、LD2信号として送出する。そのため、出力端子9の出力信号が、クロックCLKの半クロック分、出力端子8の出力信号より先に立ち上がる。PWM信号出力端子17の出力も、クロックCLKの逆相の立ち上がりで立ち上がり、逆相立ち上がり、正相立ち上がりの信号パターンを実現することができる。
データ入力端子(DATA_IN)13の信号のMSBが「0」の場合については、第1実施形態及び第2実施形態で既に説明したため、その説明は省略する。
データ入力端子(DATA_IN)13の信号のMSBが「0」の場合については、第1実施形態及び第2実施形態で既に説明したため、その説明は省略する。
このような制御が行われることにより、PWM信号の立ち上がりエッジの制御の自由度が向上する。すなわち、LD2信号のタイミングをLD1信号のタイミングに対して、前後に制御可能としたことで、クロックCLKの逆相立ち上がり、正相立ち上がりの信号パターンを実現することができる。
図15は、第3実施形態のPWM信号生成装置のレイアウトイメージを示す図である。PS回路1は、既存のIP(集積回路として設計された資産)化された回路であり、これを線対称イメージでレイアウトしたのがIP化されたPS回路2である。
2入力OR回路4には、PS回路1,PS回路2ともに、配線交差せずに、その出力端子8,9が接続される。2入力OR回路4の出力は、PWM信号出力端子17に接続される。信号生成回路10−1は、高速クロックの生成回路を含んでおり、タイミング信号を生成する。信号生成回路10−1は、さらに、D−FF回路20,21のデータ出力タイミングを制御する回路も備える。信号生成回路10−1の高速クロック出力端子は、インバータ3の入力端子及びPS回路1の高速クロック入力端子に、他の信号線と交差せずに接続される。インバータ3の出力端子は、他の信号線と交差せずにPS回路2の高速クロック入力端子に接続される。
2入力OR回路4には、PS回路1,PS回路2ともに、配線交差せずに、その出力端子8,9が接続される。2入力OR回路4の出力は、PWM信号出力端子17に接続される。信号生成回路10−1は、高速クロックの生成回路を含んでおり、タイミング信号を生成する。信号生成回路10−1は、さらに、D−FF回路20,21のデータ出力タイミングを制御する回路も備える。信号生成回路10−1の高速クロック出力端子は、インバータ3の入力端子及びPS回路1の高速クロック入力端子に、他の信号線と交差せずに接続される。インバータ3の出力端子は、他の信号線と交差せずにPS回路2の高速クロック入力端子に接続される。
信号生成回路10−1には、基準クロック端子10−6から基準クロックREF_CLKが入力される。ルックアップテーブル10−2には、画像データ入力端子10−5から画像データが入力される。入力された画像データは、PS回路1及びPS回路2に出力される。ルックアップテーブル10−2の出力端子は、PS回路1及びPS回路2の入力切り替えゲート回路である2入力AND回路22,5に接続される。
このように、汎用の高速回路を2つ線対称に配置することで、高速配線はほぼ対称な等長配置が可能となり、容易にPWM信号の分解能を倍にすることができるレイアウトを実現することができる。また、タイミングの調整で問題になるのは、インバータ3のディメンションぐらいで、レイアウトは非常に容易に実現することができる。
また、2入力AND回路5及び22のゲーティングによって、高速クロック部でのゲーティングが不要となる。特に、標準化されたサーデス回路の送信回路を、PS回路1及びPS回路2に用いることで、簡単に、高速、高分解能PWM回路を実現できる。
また、2入力AND回路5及び22のゲーティングによって、高速クロック部でのゲーティングが不要となる。特に、標準化されたサーデス回路の送信回路を、PS回路1及びPS回路2に用いることで、簡単に、高速、高分解能PWM回路を実現できる。
[第4実施形態]
本発明のPWM信号生成装置の第4実施形態について説明する。図16は、第4実施形態のPWM信号生成装置を示す図である。第4実施形態のPWM信号生成装置は、第3実施形態の2入力AND回路5,22に代えて、セレクタ回路13−5,13−22が設けられ、スイッチ13−1,13−2が追加された構成である。その他の部分は既に説明した第1実施形態乃至第3実施形態のPWM信号生成装置と同様であるため、図13に示したものと同一符号を付して説明を省略する。
本発明のPWM信号生成装置の第4実施形態について説明する。図16は、第4実施形態のPWM信号生成装置を示す図である。第4実施形態のPWM信号生成装置は、第3実施形態の2入力AND回路5,22に代えて、セレクタ回路13−5,13−22が設けられ、スイッチ13−1,13−2が追加された構成である。その他の部分は既に説明した第1実施形態乃至第3実施形態のPWM信号生成装置と同様であるため、図13に示したものと同一符号を付して説明を省略する。
第4実施形態のPWM信号生成装置では、セレクタ回路13−5の出力端子がPS回路2の入力端子7に接続され、セレクタ回路13−22の出力端子がPS回路1の入力端子6に接続される。
セレクタ回路13−5の一方の制御信号入力端子は、D−FF回路20のQ出力端子が接続される。セレクタ回路13−5の他方の制御信号入力端子は、データ入力端子13に接続される。セレクタ回路13−5のさらに他方の制御信号入力端子は、スイッチ回路13−2に接続される。スイッチ回路13−2は、ビット毎に電源VDD又は接地端子GNDに自由に切り替え可能な構成である。
一方、セレクタ回路13−22の一方の制御信号入力端子は、D−FF回路21のQ出力端子が接続される。セレクタ回路13−22の他方の制御信号入力端子は、データ入力端子13の信号端子に接続される。セレクタ回路13−22のさらに他方の制御信号入力端子は、スイッチ回路13−1に接続される。スイッチ回路13−1は、ビット毎に電源VDD又は接地端子GNDに自由に切り替え可能な構成である。
なお、スイッチ回路13−1,13−2は、CPUがその出力値を「H」又は「L」に自由に切り替え可能なレジスタでも代替可能である。
一方、セレクタ回路13−22の一方の制御信号入力端子は、D−FF回路21のQ出力端子が接続される。セレクタ回路13−22の他方の制御信号入力端子は、データ入力端子13の信号端子に接続される。セレクタ回路13−22のさらに他方の制御信号入力端子は、スイッチ回路13−1に接続される。スイッチ回路13−1は、ビット毎に電源VDD又は接地端子GNDに自由に切り替え可能な構成である。
なお、スイッチ回路13−1,13−2は、CPUがその出力値を「H」又は「L」に自由に切り替え可能なレジスタでも代替可能である。
第4実施形態のPWM信号生成装置では、スイッチ回路13−1,13−2を全て接地端子GNDに切り替えた状態で、第3実施形態と同じ状態となり、動作も同様となる。一般のPWM信号生成装置では、必ずしもPWM出力がゼロになるわけではない。しかし、本実施形態のPWM信号生成装置では、出力がゼロを持続可能な、PWM信号をスイッチ回路13−1,13−2で設定することができる。これにより、PS回路1及びPS回路2を含む第3実施形態のPWM信号生成装置と同様の動作が可能となる。
第1乃至第4実施形態では、PS回路1をクロックCLKで動作させ、PS回路2をクロックCLKの反転信号で動作させる。そのために、PS回路1とPS回路2との出力信号は、半クロックずれて出力される。そのために、これらの出力信号から得られるPWM信号の分解能を、クロックCLKが[GHz]レベルであっても容易にクロックCLKの半分にすることができ、高分解能が得られる。
1,2・・・PS回路、1−1〜1−8,20,21・・・D−FF回路、3,412,422・・・インバータ(NOT回路)、4・・・2入力OR回路。5,22・・・2入力AND回路、430・・・2入力NAND回路、431,433,435,436・・・pMOSFET、432,434,437,438・・・nMOSFET、10−1・・・信号生成回路、10−2・・・ルックアップテーブル。
Claims (7)
- PWM信号の基礎となる複数ビットのパラレルデータを第1シリアルデータに変換し、変換した第1シリアルデータをクロックに同期して出力する第1変換回路と、
前記パラレルデータを、前記第1シリアルデータと同じ周期で当該第1シリアルデータと異なる内容又は異なる位相となる第2シリアルデータに変換し、変換した第2シリアルデータを前記クロックの反転信号に同期して出力する第2変換回路と、
前記第1シリアルデータと前記第2シリアルデータとの論理和により前記PWM信号を生成する演算回路と、
を備えることを特徴とするPWM信号生成装置。 - 前記第1変換回路及び前記第2変換回路は、それぞれビット数に応じた数のラッチ回路を含んで構成されており、
前記第1変換回路のラッチ回路は、前記パラレルデータをPWM信号の1サイクル分ラッチするための第1制御信号の入力を契機に当該パラレルデータをラッチし、ラッチしたパラレルデータを前記クロックに同期して1ビットずつ出力することで前記第1シリアルデータに変換し、
前記第2変換回路のラッチ回路は、前記第1制御信号と前記クロックの半クロック分遅延した後に前記パラレルデータをラッチするための第2制御信号の入力を契機に当該パラレルデータをラッチし、ラッチしたパラレルデータの一部又は全部を前記反転信号に同期して1ビットずつ出力することで前記第2シリアルデータに変換することを特徴とする、
請求項1記載のPWM信号生成装置。 - 前記第1変換回路及び前記第2変換回路は、それぞれ前記ラッチ回路に対応したデータ入力端子を備えており、
前記第1変換回路と前記第2変換回路との少なくとも一方の前記データ入力端子には、前記パラレルデータと所定の論理値とを入力とする論理積回路が設けられていることを特徴とする、
請求項2記載のPWM信号生成装置。 - 前記第1変換回路及び前記第2変換回路は、それぞれ前記ラッチ回路に対応したデータ入力端子を備えており、
前記第1変換回路及び前記第2変換回路の一方の前記データ入力端子に前記パラレルデータを入力するときは、前記第1変換回路及び前記第2変換回路の他方の前記データ入力端子に所定の論理値を入力するためのセレクタが設けられていることを特徴とする、
請求項2記載のPWM信号生成装置。 - 前記データ入力端子に入力されるパラレルデータのうち特定のビットは、前記論理値の入力タイミングを定めるコントロールビット又は前記論理値それ自体であることを特徴とする、
請求項3又は4記載のPWM信号生成装置。 - 前記演算回路は、前記第1シリアルデータを反転する第1NOT回路と、前記第2シリアルデータを反転する第2NOT回路と、前記第1NOT回路の出力と前記第2NOT回路の出力とが入力される2入力NAND回路とを含んでおり、
前記2入力NAND回路は、複数のpMOSと複数のnMOSとを含むCMOS型のNANDゲートで構成されており、
前記複数のpMOSのオン抵抗の和と複数のnMOSのオン抵抗との和とが等しいことを特徴とする、
請求項2乃至5のいずれかの項記載のPWM信号生成装置。 - 前記2入力NAND回路の2つの入力端子の信号は、いずれか一方の信号だけが「オン」又は「オフ」となるように制御されることを特徴とする、
請求項6記載のPWM信号生成装置。
Priority Applications (1)
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JP2012228354A JP2014082597A (ja) | 2012-10-15 | 2012-10-15 | Pwm信号生成装置 |
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CN106452396A (zh) * | 2015-08-07 | 2017-02-22 | 佳能株式会社 | Pwm信号产生装置、马达控制装置和光扫描装置 |
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2012
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