JP4992927B2

JP4992927B2 - シリアルパラレル変換装置

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Publication number: JP4992927B2
Application number: JP2009072483A
Authority: JP
Inventors: 俊秀鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-03-24
Filing date: 2009-03-24
Publication date: 2012-08-08
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Also published as: JP2010226503A

Description

本発明は、シリアル信号を複数のパラレル信号に変換するシリアルパラレル変換装置に関する。

送信装置で処理した複数のパラレル信号を他の装置である受信装置へ送信し処理する場合、装置間の信号転送用の配線数を減らすため、送信装置において複数のパラレル信号を１つのシリアル信号に変換し、受信装置へ送信する。受信装置は受信したシリアル信号をパラレル信号に変換するシリアルパラレル変換装置を有する。特許文献１にはシリアルパラレル変換装置に関する技術が開示されている。

シリアル信号として伝送する単位時間当りのデータ伝送量を多くするには、シリアル信号の基準クロックを高くする必要がある。基準クロックを高くするほど、シリアル信号の周期は短くなる。シリアル信号を銅などのメタル配線で伝送する場合、配線の抵抗損、誘電損などの損失により信号の高周波成分が減衰し、信号の遷移時間が長くなる。シリアル信号の遷移時間が周期に対して長くなるとデータウインドウが狭くなり、論理判定可能なシリアル信号を受信装置が受信できない場合がある。

受信したシリアル信号はシリアルパラレル変換装置に入力され、複数のパラレル信号に変換される。正確な論理判定を行うのに十分な振幅を有するシリアル信号を受信装置が受信できない場合、シリアルパラレル変換装置はシリアル信号を正確にパラレル信号へ変換出来ない。

正確な論理判定を行うのに十分な振幅を有するシリアル信号を受信させるため、受信装置においてアナログ式の等化回路を用いる場合がある。アナログ式の等化回路は信号伝送中に減衰した高周波成分の利得を受信装置側で増加させる。しかし利得増加に用いられるアナログ式の等化回路は消費電力が大きく、また回路実装に必要な部品サイズが大きいため実装面積が大きくなる。

受信時におけるシリアル信号の論理判定精度を上げるため、受信装置において判定帰還型等化器を用いる場合がある。判定帰還型等化器は受信側において前に受信したシリアル信号を参照し、受信したシリアル信号の波形成形を行う。以下の特許文献２および非特許文献には判定帰還型等化器に関する技術が開示されている。しかし判定帰還型等化器は波形成形処理に時間がかかるため、シリアル信号を受信する受信装置の処理速度が低下する。

特開２００４−２２８７３８号公報特開２００２−１５２２８４号公報

福田幸二,その他"バックプレーンSerDes 向け伝送技術の開発（２）"電子情報通信学会2008年春季総合大会 C-12-2, p.92, 2008. K.Fukuda, et al., "8Gb/s transceiver using 3x-oversampling two-threshold eye-tracking CDR for -36.8dB-loss backplane," Digest 5.1, ISSCC, pp.98-99, 2008.

本発明の一実施例では、実装面積が小さく、受信処理速度を低下させることなくシリアル信号を論理判定し、複数のパラレル信号に変換するシリアルパラレル変換装置を提供することを目的とする。

上記課題を解決するため、シリアルパラレル変換装置は、第二パラレル信号の論理に応じて変化する第一判定値に基づいてシリアル信号の論理を判定し、基準クロックに基づいて該シリアル信号をラッチし、第一パラレル信号を出力する第一ラッチ回路と、該第一パラレル信号の論理に応じて変化する第二判定値に基づいて該シリアル信号の論理を判定し、該基準クロックを遅延させたクロックに基づいて該シリアル信号をラッチし、該第二パラレル信号を出力する第二ラッチ回路とを有する。

実施形態によれば、実装面積が小さく、受信処理速度を低下させることなくシリアル信号を論理判定し、複数のパラレル信号に変換するシリアルパラレル変換装置を提供することができる。

シリアル伝送システムのブロック図である。シリアルパラレル変換装置のブロック図である。ラッチ回路の回路図である。シリアルパラレル変換装置の動作フローチャート図である。

以下、本実施の形態について説明する。なお、以下の実施例は同じ動作を実現する他の回路構成でも代替可能である。また、各実施形態における構成の組み合わせも本発明の実施形態に含まれる。

図１は本実施の形態に係るシリアルパラレル変換装置１３を含む、シリアル伝送システムのブロック図である。シリアル伝送システムは送信装置１０、受信装置１２、シリアル配線１８ａ、１８ｂを有する。

送信装置１０は複数のパラレル信号８ａ、８ｂ、９ａ、９ｂをパラレルシリアル変換し、シリアル信号１１ａ、１１ｂとして受信装置１２へ出力する。ここでパラレル信号８ａはパラレル信号８の正相成分であり、パラレル信号８ｂはパラレル信号８の逆相成分である。また、パラレル信号９ａはパラレル信号９の正相成分であり、パラレル信号９ｂはパラレル信号９の逆相成分である。送信装置１０はパラレルシリアル変換装置６、出力装置７を有する。パラレルシリアル変換装置６は複数のパラレル信号８、９をシリアル信号にパラレルシリアル変換する。出力装置７は入力されたシリアル信号の電圧振幅の調整および受信装置１２とのインピーダンスの調整を行い、シリアル信号１１ａ、１１ｂとして出力する。出力装置７は抵抗１、２、トランジスタ３、４、５、を有する。トランジスタ５はベース入力を固定電圧値とすることにより、ソース・ドレイン間を流れる電流を固定値とする電流源として動作する。抵抗１、２の値をシリアル配線１８ａ、１８ｂの特性インピーダンスに整合させることにより、送信装置１０側での信号の反射を防ぐことが出来る。出力装置７はＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉｃ）と呼ばれる。なお、シリアル伝送システムの一例としてＣＭＬを挙げたが、本実施例のシリアル伝送システムはこれに限定されない。

シリアル配線１８ａ、１８ｂは出力装置７の出力インピーダンスに対してインピーダンス整合された配線である。シリアル配線１８ａ、１８ｂはプリント基板上の配線であっても良いし、同軸ケーブル等のケーブルであっても良い。

受信装置１２は送信装置１０から送信されたシリアル信号１１ａ、１１ｂを受信し、複数のパラレル信号１４ａ、１４ｂ、１５ａ、１５ｂに変換する。ここでパラレル信号１４ａはパラレル信号１４の正相成分であり、パラレル信号１４ｂはパラレル信号１４の逆相成分である。またパラレル信号１５ａはパラレル信号１５の正相成分であり、パラレル信号１５ｂはパラレル信号１５の逆相成分である。受信装置１２はシリアルパラレル変換装置１３、抵抗１７を有する。抵抗１７はシリアル配線１８ａ、１８ｂの受信装置１２側を整合終端する。例えばシリアル配線１８ａ、１８ｂの特性インピーダンスがそれぞれ５０Ωである場合、抵抗１７の抵抗値を１００Ωにすることにより、受信装置１２側での信号の反射を防ぐことが出来る。シリアルパラレル変換装置１３は基準クロック１６に基づいてシリアル信号１１ａ、１１ｂを複数のパラレル信号１４、１５に変換する。基準クロック１６の周期はシリアル信号１１ａ、１１ｂのデータクロックよりも長い。これにより、パラレル信号１４、１５を処理する演算装置の処理能力を下げ、消費電力を抑えることができる。

送信装置１０から出力されたシリアル信号１１ａ、１１ｂはシリアル配線１８ａ、１８ｂを伝播し、受信装置１２に入力される。シリアル配線１８ａ、１８ｂの伝送距離がシリアル信号１１ａ、１１ｂの波長に対して長い場合、シリアル信号１１ａ、１１ｂの高周波成分が減衰する。信号の高周波成分は信号波形の遷移部分を形成している。したがって高周波成分が減衰した信号波形の立上り、立下り時間は減衰前に比べて長くなる。さらにシリアル信号１１ａ、１１ｂのクロック周期が短くなると、受信装置１２で受信されるシリアル信号１１ａ、１１ｂの電圧レベルが十分に変化しないことがある。

受信したシリアル信号１１ａ、１１ｂの電圧レベルが十分に変化しなくても、直前にレベル判定したシリアル信号１１ａ、１１ｂの論理値に基づいて、次に来る信号の論理値が判定しやすいようにシリアルパラレル変換装置１３の論理判定値を調整することが出来る。以下に、シリアルパラレル変換装置１３における論理判定値の調整動作を詳細に説明する。

図２はシリアルパラレル変換装置１３のブロック図である。シリアルパラレル変換装置１３はラッチ回路２０、２１、２２、２３、２４を有する。ラッチ回路２０、２１、２２はシリアル信号１１ａ、１１ｂからパラレル信号１４ａ、１４ｂを分割し、出力する。ここでシリアル信号１１ａはシリアル信号１１の正相成分であり、シリアル信号１１ｂはシリアル信号１１の逆相成分である。ラッチ回路２０、２２には基準クロック１６ａ、１６ｂが正転入力され、ラッチ回路２１には基準クロック１６ａ、１６ｂが反転入力される。なお、基準クロック１６ａは基準クロック１６の正相成分であり、基準クロック１６ｂは基準クロック１６の逆相成分である。

ラッチ回路２０はパラレル信号１５ａ、１５ｂの論理に応じて変化する判定値に基づいてシリアル信号１１ａ、１１ｂの論理を判定し、基準クロック１６ａの立上りのタイミングでラッチし、パラレル信号である信号２６ａ、２６ｂを出力する。基準クロック１６ａの周期はシリアル信号１１ａ、１１ｂのデータクロックの周期に応じて決まる。本実施例において基準クロック１６ａの周期はシリアル信号１１ａ、１１ｂのデータクロックの周期の２倍なので、ラッチ回路２０はシリアル信号１１ａ、１１ｂをデータクロックの１周期置きにラッチする。送信装置１０において、パラレル信号８、９が交互にパラレルシリアル変換されている場合、ラッチ回路２０はシリアル信号１１ａ、１１ｂからパラレル信号１４のみを選択しラッチすることが出来る。

ラッチ回路２０は信号２６ａ、２６ｂを基準クロック１６ａの立下りのタイミングで出力する。ラッチ回路２１はラッチ回路２０の出力である信号２６ａ、２６ｂを基準クロック１６ｂの立上りのタイミングでラッチする。よってラッチ回路２１はラッチ回路２０がラッチした信号２６ａ、２６ｂを基準クロック１６ａの立上りのタイミングから半周期後にラッチする。同様にラッチ回路２２はラッチ回路２１の出力である信号２５ａ、２５ｂを基準クロック１６ａの次の立上りのタイミングでラッチする。

一方、ラッチ回路２３、２４はシリアル信号１１ａ、１１ｂからパラレル信号１５ａ、１５ｂを分割し、出力する。ラッチ回路２３には基準クロック１６ａ、１６ｂが反転入力され、ラッチ回路２４には基準クロック１６ａ、１６ｂが正転入力される。

ラッチ回路２３はシリアル信号１１ａ、１１ｂを基準クロック１６ｂの立上りのタイミングでラッチし、パラレル信号を出力する。本実施例において基準クロック１６ｂの周期はシリアル信号１１ａ、１１ｂのデータクロックの周期の２倍なので、ラッチ回路２０はシリアル信号１１ａ、１１ｂをデータクロックの１周期置きにラッチする。また本実施例において基準クロック１６ｂの立上りは基準クロック１６ａの立上りから半周期遅れている。送信装置１０において、パラレル信号８、９が交互にパラレルシリアル変換されている場合、ラッチ回路２３はシリアル信号１１ａ、１１ｂからパラレル信号１５のみを選択しラッチすることが出来る。

ラッチ回路２３はラッチしたパラレル信号を基準クロック１６ｂの立下りのタイミングで出力する。ラッチ回路２４はラッチ回路２３の出力したパラレル信号を基準クロック１６ａの立上りのタイミングでラッチする。よってラッチ回路２４はラッチ回路２３がラッチした信号を基準クロック１６ｂの立上りのタイミングから半周期後にラッチする。なお、パラレル信号１４を出力するためのラッチ回路が３つであり、パラレル信号１５を出力するためのラッチ回路が２つであるのは、それぞれの最終段のラッチ回路２２、２４から出力されるパラレル信号１４、１５の立上りのタイミングを基準クロック１６ａの立上りのタイミングに同期させるためである。

ラッチ回路２１から出力される信号２５ａ、２５ｂはラッチ回路２３に入力される。ラッチ回路２１が信号２５ａ、２５ｂを出力するタイミングと、ラッチ回路２３がシリアル信号１１ａ、１１ｂをラッチするタイミングは同じである。信号２５ａ、２５ｂの論理はラッチ回路２３がこれからラッチしようとしているシリアル信号１１ａ、１１ｂの１周期前の論理に等しい。ラッチ回路２３がこれからラッチしようとしている論理が“１”であり、１周期前の論理が“０”であるとする。この場合、信号２５ａ、２５ｂの論理に基づいてラッチ回路２３の入力におけるシリアル信号１１ａ、１１ｂの論理を判定する判定値を下げる。１周期前の論理に応じた電圧値に判定値を近づけることにより、振幅が十分に変化しないシリアル信号を正確に論理判定し、複数のパラレル信号に変換することが出来る。

図３はラッチ回路２０の回路図である。ラッチ回路２０は抵抗３０ａ、３０ｂ、３３ａ、３３ｂ、ｎＭＯＳトランジスタ３１ａ、３１ｂ、３２ａ、３２ｂ、３４ａ、３４ｂ、３５ａ、３５ｂ、３６を有する。なお、本実施例ではｎＭＯＳトランジスタによりラッチ回路２０を構成しているがこれに限定するものではなく、ｐＭＯＳトランジスタにより構成しても良いし、バイポーラトランジスタで構成しても良い。

抵抗３０ａの一方は正電源ＶＤＤに、他方はｎＭＯＳトランジスタ３１ａのドレインにそれぞれ接続されている。抵抗３０ｂの一方は正電源ＶＤＤに、他方はｎＭＯＳトランジスタ３１ｂのドレインにそれぞれ接続されている。ｎＭＯＳトランジスタ３１ａ、３１ｂのソースはそれぞれ抵抗３３ａ、３３ｂに接続されている。抵抗３３ａ、３３ｂの他方はｎＭＯＳトランジスタ３４ａのドレインに接続されている。

ｎＭＯＳトランジスタ３４ａのゲートは基準クロック１６ａに接続されている。ｎＭＯＳトランジスタ３４ａのソースはｎＭＯＳトランジスタ３６のドレインに接続されている。ｎＭＯＳトランジスタ３６のゲートにはバイアス電圧３７が印加されている。ｎＭＯＳトランジスタ３６のソースはグランドに接続されている。ｎＭＯＳトランジスタ３６はバイアス電圧３７の電圧値に応じて一定の電流を流す電流源として動作する。

ｎＭＯＳトランジスタ３２ａのドレインは接点３８ａに接続されている。ｎＭＯＳトランジスタ３２ｂのドレインは接点３８ｂに接続されている。ｎＭＯＳトランジスタ３２ａ、３２ｂのソースはそれぞれｎＭＯＳトランジスタ３４ａのドレインに接続されている。ｎＭＯＳトランジスタ３２ａのゲートはパラレル信号１５ｂに接続されている。ｎＭＯＳトランジスタ３２ｂのゲートはパラレル信号１５ａに接続されている。ｎＭＯＳトランジスタ３２ａ、３２ｂは接点３８ａ、３８ｂの電圧値の調整に用いられるため、調整トランジスタと呼ぶ。またｎＭＯＳトランジスタ３２ａと抵抗３３ａの組み合わせ、およびｎＭＯＳトランジスタ３２ｂと抵抗３３ｂの組み合わせをそれぞれパラレル信号１５ａ、１５ｂの論理に応じて抵抗値が変化する可変抵抗と呼ぶ。

ｎＭＯＳトランジスタ３５ａのドレインは信号２６ｂに接続されている。ｎＭＯＳトランジスタ３５ｂのドレインは信号２６ａに接続されている。ｎＭＯＳトランジスタ３５ａのゲートは信号２６ａに、ｎＭＯＳトランジスタ３５ｂのゲートは信号２６ｂにそれぞれ接続されている。ｎＭＯＳトランジスタ３５ａ、３５ｂのソースはｎＭＯＳトランジスタ３４ｂのドレインにそれぞれ接続されている。ｎＭＯＳトランジスタ３４ｂのゲートは基準クロック１６ｂに接続されている。ｎＭＯＳトランジスタ３４ｂのソースはｎＭＯＳトランジスタ３６のドレインに接続されている。

ラッチ回路２４の出力からラッチ回路２０の入力までのパラレル信号１５ａ、１５ｂの配線長を短くする等により、ｎＭＯＳトランジスタ３２ａ、３２ｂに入力されるタイミングを基準クロック１６ａによりｎＭＯＳトランジスタ３４ａがオンするタイミングよりも早くしてもよい。判定値４０ａが変化するタイミングを、ラッチ回路２０がシリアル信号１１ａ、１１ｂの論理を判定するタイミングよりも早くすることにより、判定値４０ａが確実に変化した後にシリアル信号１１ａ、１１ｂの論理判定をすることが出来る。

なお、図２においてシリアル信号１１ａ、１１ｂを入力とするラッチ回路２３はラッチ回路２０と同じ回路構成を有するので、その説明を省略する。また本実施例において、シリアル信号１１ａ、１１ｂが直接入力されないラッチ回路２１、２２、２３、２４は、ラッチ回路２０の構成において、ｎＭＯＳトランジスタ３２ａ、３２ｂを削除したものとなっている。ラッチ回路２１、２２、２３、２４は一般的なラッチ回路と同様に基準クロック１６に応じて入力信号をラッチする動作を行う。

図３に示すラッチ回路２０の回路動作を図４のタイムチャート図に基づいて説明する。図４はシリアルパラレル変換装置１３のタイムチャート図である。図中の波形はそれぞれ、シリアル信号１１、１１ａ、基準クロック１６ａ、１６ｂ、パラレル信号１５ｂ、信号２６ａの電圧波形である。シリアル信号１１において、Ｄ０ａ、Ｄ０ｂ、Ｄ０ｃはパラレル信号１４の信号成分であり、Ｄ１ａ、Ｄ１ｂ、Ｄ１ｃはパラレル信号１５の信号成分である。図４に示すシリアル信号１１の波形は、パラレル信号１４、１５が交互にパラレルシリアル変換されていることを示している。

シリアル信号１１ａはｎＭＯＳトランジスタ３１ａのゲートに入力される。シリアル信号１１ａの論理が“１”になるとｎＭＯＳトランジスタ３１ａはオンし、ドレインからソースへ電流を流す。

判定値４０ａはｎＭＯＳトランジスタ３１ａのゲートに入力されるシリアル信号１１ａの論理を判定する判定値の変化を表したものである。判定値４０ａはｎＭＯＳトランジスタ３１ａのゲート・ソース間電圧とｎＭＯＳトランジスタ３１ｂのゲート・ソース間電圧が等しくなる場合のｎＭＯＳトランジスタ３１ａのゲート入力の電圧値である。判定値４０ａは接点３８ａとグランドとの間の電圧値に応じて決まる。ｎＭＯＳトランジスタ３１ａの動作状態により電流量が変化する電流経路において、ｎＭＯＳトランジスタ３２ａのオン抵抗値は抵抗３３ａの抵抗値よりも十分小さくする。ｎＭＯＳトランジスタ３２ａがオフしている場合、ｎＭＯＳトランジスタ３１ａのドレイン・ソース間に流れる電流は抵抗３３ａを流れる。よって接点３８ａの電圧値はｎＭＯＳトランジスタ３２ａがオンしている場合に比べて高くなる。接点３８ａの電圧値が高くなると、同じシリアル信号１１ａの電圧値に対してｎＭＯＳトランジスタ３１ａのゲート・ソース間の電位差は小さくなり、ｎＭＯＳトランジスタ３１ｂの増幅率が小さくなる。すなわちｎＭＯＳトランジスタ３２ｂをオフすることにより、より高い電圧値のシリアル信号１１ａに対してｎＭＯＳトランジスタ３１ｂをオフ状態にすることが出来る。

パラレル信号１５ｂにより動作するｎＭＯＳトランジスタ３２ａがオフする場合、ｎＭＯＳトランジスタ３１ｂの動作状態により電流量が変化する電流経路において、パラレル信号１５ｂの差動対の信号パラレル１５ａにより動作するｎＭＯＳトランジスタ３２ｂはオンする。ｎＭＯＳトランジスタ３２ｂがオンすると、抵抗３３ｂを流れていた電流がｎＭＯＳトランジスタ３２ｂを流れる。ｎＭＯＳトランジスタ３６により構成される電流源により、ｎＭＯＳトランジスタ３２ｂを流れる電流値は抵抗３３ｂに流れていた電流値と同じになるので、グランドに対する接点３８ｂの電圧値はｎＭＯＳトランジスタ３２ｂがオフの状態よりも低くなる。接点３８ｂの電圧値が低くなると、同じシリアル信号１１ｂの電圧値に対してｎＭＯＳトランジスタ３１ｂのゲート・ソース間の電位差は大きくなり、ｎＭＯＳトランジスタ３１ｂの増幅率が大きくなる。すなわちｎＭＯＳトランジスタ３２ｂをオンすることにより、より低い電圧値のシリアル信号１１ｂに対してｎＭＯＳトランジスタ３１ｂをオン状態にすることが出来る。

以上の通りｎＭＯＳトランジスタ３１ａがより高い判定値でシリアル信号１１ａの論理を“０”と判定する場合に、ｎＭＯＳトランジスタ３１ｂはシリアル信号１１ａの差動対であるシリアル信号１１ｂの論理をより低い判定値で “１”と判定することができる。また、接点３８ａ、３８ｂの電圧値の変化をｎＭＯＳトランジスタ３２ａ、３２ｂで実現することにより、実装面積を小さく抑えることができる。なお、中心値４１はシリアル信号１１ａの振幅の最大値と最小値との中心値である。

時刻Ｔ２において基準クロック１６ａの論理が“１”になるとｎＭＯＳトランジスタ３４ａがオンする。シリアル信号１１ａの論理が“０”となりｎＭＯＳトランジスタ３１ａがオフすると、信号２６ｂの論理はシリアル信号１１ａの反転論理“１”となる。このときシリアル信号１１ａの差動対であるシリアル信号１１ｂの論理は“１”なのでｎＭＯＳトランジスタ３１ｂはオンしている。そのため抵抗３０ｂにはｎＭＯＳトランジスタ３６で設定された電流値が流れ、信号２６ａの論理は“０”となる。よって基準クロック１６ａの論理が“１”になると、ラッチ回路２０はシリアル信号１１ａ、１１ｂを入力とし、その入力信号と等しい論理を有する信号２６ａ、２６ｂを出力する。

しかし図４のようにシリアル信号１１ａの電圧値が中心値４１まで下がらない場合、時間Ｔ２においてラッチ回路２０はシリアル信号１１ａから論理“０”のパラレル信号１４を正確に分割できない。これは通常トランジスタがゲート電圧値を論理判定する場合の判定値が、中心値４１に設定されるためである。本実施例の場合、時刻Ｔ１において、シリアル信号１１ａの論理は“１”であり、時刻Ｔ２になると論理が“０”になり、時刻Ｔ３には論理は再び“１”になる。シリアル信号１１のクロック周波数が数ＧＨｚ以上であり、１周期だけ論理が変化する場合、シリアル信号１１ａの様に受信信号の振幅が十分に変化しない場合がある。

そこでシリアル信号１１ａの１周期前の論理値に基づいて、シリアル信号１１ａの論理を判定する判定値を変更する。図４において、時刻Ｔ１におけるシリアル信号１１ａの論理値は“１”である。論理“１”のシリアル信号１１ａおよび論理“０”のシリアル信号１１ｂは、図２のラッチ回路２３によりラッチされる。時刻Ｔ２において、ラッチ回路２４は論理“０”のパラレル信号１５ｂを出力する。

ラッチ回路２４から出力されたパラレル信号１５ｂはラッチ回路２０に入力され、ｎＭＯＳトランジスタ３２ａをオフ状態にする。ｎＭＯＳトランジスタ３２ａがオフすることにより、ｎＭＯＳトランジスタ３１ａのゲートとグランドとの間の電圧値である判定値４０ａは図４の通り中心値４１よりも高くなる。判定値４０ａが中心値４１よりも高くなると、ラッチ回路２０のｎＭＯＳトランジスタ３１ａは論理“０”を判定しやすくなる。よってシリアル信号１１ａの振幅が十分低くならなくても、ラッチ回路２０は時刻Ｔ２において信号２６ａの通り論理“０”の信号を出力することが出来る。

時刻Ｔ２において信号２６ａの論理が“０”であるため、信号２６ａの差動対である信号２６ｂの論理は“１”である。このとき信号２６ｂにゲートを接続したｎＭＯＳトランジスタ３５ｂがオンする。時刻Ｔ３において基準クロック１６ｂの論理が“１”になると、ｎＭＯＳトランジスタ３４ｂがオンする。ｎＭＯＳトランジスタ３４ｂがオンすると、電流源であるｎＭＯＳトランジスタ３６により抵抗３０ｂを電流が流れる。これにより信号２６ａの論理は“０”に保持される。一方信号２６ａにゲートを接続したｎＭＯＳトランジスタ３５ａはオフするので抵抗３０ａには電流は流れない。これにより信号２６ｂの論理は“１”に保持される。よって基準クロック１６ｂの論理が“１”の間、ラッチ回路２０は信号２６ｂの通り論理値“０”を保持し続ける。以上の通りラッチ回路２０は、前回受信した信号の論理に基づいてオンオフする調整トランジスタと、調整トランジスタに並列接続された抵抗を有する。ラッチ回路２０は調整トランジスタのオンオフにより受信信号の論理を判定する判定値を変化させ、受信速度を低下させることなく受信信号を論理判定することが出来る。

６パラレルシリアル変換装置
７出力装置
１０送信装置
１２受信装置
１３シリアルパラレル変換装置
１６基準クロック
１８ａ、１８ｂシリアル配線
２０、２１、２２、２３、２４ラッチ回路

Claims

第二パラレル信号の論理に応じて変化する第一判定値に基づいてシリアル信号の論理を判定し、基準クロックに基づいて該シリアル信号をラッチし、第一パラレル信号を出力する第一ラッチ回路と、
該第一パラレル信号の論理に応じて変化する第二判定値に基づいて該シリアル信号の論理を判定し、該基準クロックを遅延させたクロックに基づいて該シリアル信号をラッチし、該第二パラレル信号を出力する第二ラッチ回路と
を有するし、
該第一ラッチ回路は、
該シリアル信号の正相成分をゲート入力とする第一トランジスタと、
該シリアル信号の逆相成分をゲート入力とする第二トランジスタと、
該第一トランジスタのソースとグランドとの間に設けられ、該第一トランジスタの該ソースの電圧値を該第二パラレル信号の逆相成分の論理に応じて変化させる第一可変抵抗と、
該第二トランジスタのソースと該グランドとの間に設けられ、該第二トランジスタの該ソースの電圧値を該第二パラレル信号の正相成分の論理に応じて変化させる第二可変抵抗
を有し、
該第一判定値は、該第一トランジスタのゲート・ソース間電圧と該第二トランジスタのゲート・ソース間電圧が等しくなる場合の該第一トランジスタのゲート入力の電圧値である
ことを特徴とするシリアルパラレル変換装置。
第二パラレル信号の論理に応じて変化する第一判定値に基づいてシリアル信号の論理を判定し、基準クロックに基づいて該シリアル信号をラッチし、第一パラレル信号を出力する第一ラッチ回路と、
該第一パラレル信号の論理に応じて変化する第二判定値に基づいて該シリアル信号の論理を判定し、該基準クロックを遅延させたクロックに基づいて該シリアル信号をラッチし、該第二パラレル信号を出力する第二ラッチ回路と
を有し、
該第二ラッチ回路は、
該シリアル信号の正相成分をゲート入力とする第三トランジスタと、
該シリアル信号の逆相成分をゲート入力とする第四トランジスタと、
該第三トランジスタのソースとグランドとの間に設けられ、該第三トランジスタの該ソースの電圧値を該第一パラレル信号の逆相成分の論理に応じて変化させる第三可変抵抗と、
該第四トランジスタのソースと該グランドとの間に設けられ、該第四トランジスタの該ソースの電圧値を該第一パラレル信号の正相成分の論理に応じて変化させる第四可変抵抗
を有し、
該第二判定値は、該第三トランジスタのゲート・ソース間電圧と該第四トランジスタのゲート・ソース間電圧が等しくなる場合の該第三トランジスタのゲート入力の電圧値である
ことを特徴とするシリアルパラレル変換装置。
該第一可変抵抗は、該第一トランジスタのソースとグランドとの間に設けられ該第二パラレル信号の逆相成分をゲート入力とする第一調整トランジスタと、該第一トランジスタのソースと該グランドとの間に設けられ該第一調整トランジスタのオン抵抗よりも大きい抵抗値を有する第一抵抗を有し、
該第二可変抵抗は、該第二トランジスタのソースと該グランドとの間に設けられ該第二パラレル信号の正相成分をゲート入力とする第二調整トランジスタと、該第二トランジスタのソースと該グランドとの間に設けられ該第二調整トランジスタのオン抵抗よりも大きい抵抗値を有する第二抵抗を有する、請求項１に記載のシリアルパラレル変換装置。
該第三可変抵抗は、該第三トランジスタのソースとグランドとの間に設けられ該第一パラレル信号の逆相成分をゲート入力とする第三調整トランジスタと、該第三トランジスタのソースと該グランドとの間に設けられ該第三調整トランジスタのオン抵抗よりも大きい抵抗値を有する第三抵抗を有し、
該第四可変抵抗は、該第四トランジスタのソースと該グランドとの間に設けられ該第一パラレル信号の正相成分をゲート入力とする第四調整トランジスタと、該第四トランジスタのソースと該グランドとの間に設けられ該第四調整トランジスタのオン抵抗よりも大きい抵抗値を有する第四抵抗を有する、請求項２に記載のシリアルパラレル変換装置。