JPS5892130A - 直／並列変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、直列に入力されるデータを並列データに変換
する直／並列島する。

（２）技術の背景 一般に、１つの装置から他の装置へデータを伝送する場
合、信号線の数を減らして経済的な構成でデータ送受信
を行なうために、送信側から一本の信号線上を通して直
列にデータを送出し、受信側ではこれを並列に変換して
所要のデータを得る方式が用いられている。

（萄　従来技術と問題点 従来、受信側において直／並列変換を行なう場合、例え
ば、カウンタとデマルチプレクサを用いる方式がある。

これはデータ伝送速度と同一速度で動作するカウンタを
使用し、このカウンタのデコード出力をデマルチプレク
サに与え、直列入力データを所要の並列出力データ線上
に出力するようにするものである。

また、他の従来例として、受信側に直列人力／並列出力
シフトレジスタをもうけ、データ伝送速・直と同一速度
のクロックで、順次、直列入力データを骸シフトレジス
タに入力せしめてゆき１．ｌ単位分のデータがシフトレ
ジスタ上につめられ九段階でこれを取り出す方式がある
。

上記いずれの方式も、少なくともデータ伝送速度と同−
速度のクロックが必要であり、データ伝送速度が高速の
場合にはクロック系回路の設計および夷鰻条件がきびし
くなるという問題点を有しているり （４）発明の目的 本発明は上記問題点を解決し、低速のクロックを使用し
ても峡クロック速度よりｉ１６速伝送される直列データ
を十分受信可能にするようにすることを目的としている
。

（５）　　発明の構成 上記目的を達成するために本発明は、直列に入力される
データを並列データに変換する直／並列変換−路におい
て、直列に入力されるｑ変換単位分のデータビット数と
同数の７リツプフロツグをそなえ、入力データ線を上記
フリップフロッグのデータ入力端子に共通に接続すると
ともに、上記咎フリップフロップに対応してそれぞれ異
なる遅延時間を有する遅延回路をそなえ、単一のクロＶ
り源からのクロック信号を上記各遅延回路を通して対応
する上記各フリップフロップに入力せしめ。

上記１変換率位分のデータビットを、各ピット毎に異な
るタイミングで上記各７リツプ７０ツブにセットせしめ
ることにより直列入力データを並列データに変換するこ
とを特徴とする。

（６）発明の実施例 第１図は本発明による実施例の直／並列変換回路を示し
１図中、１−Ｏ〜ｌ−ｎおよび２−０〜２−ｎは７リツ
グ７０ツブ、３−０〜３−ｎおよび４は遅延回路ＤＬｏ
−ＤＬ、＋、、　５は直列入力データ信号線、６はクロ
ック信号線、ツー１〜７−ｎは並列出力データ信号線、
ＦＩＤは受信データ。

Ｏｎ、ＯＯＫはクロック信号、ＰＤＱ〜ＰＤ、は並列デ
ータである。

第２図は第１図の回路のタイムチャートである。

実施例の回路は（ｎ４−１）ビットの直列データに変換
するための回路であり、直列入力データ信号線５は、（
ｎ−）−１）個の７リツプフロツグ１−θ〜ｌ　−ｎの
データ入力端子に共通に接続されている。また、単一の
図示しないクロック源からのりｑツク信号ＣＩ、ＯＯＫ
が（ｎ＋１）個の遅延回路Ｓ−Ｏ〜Ｓ　−ｎを通してフ
リップ７０ツブｌ−０〜ｌ−ｎの各クロック端子に入力
される構成となっている。

ここで、各遅延回路３−０〜３−Ｈの遅延時間はすべて
異なるように調整されている。第２図のタイムチャート
に示すように、受信データｐＤ−ｉｔ。

８Ｄｏ（Ｎ）、８Ｄ、（Ｎ）、　−・・・・２８Ｄ、（
、ｌＪ）　（Ｎは第Ｎサイクル目のデータであることを
示す）の願に到来するものとすると、各遅延回路の遅延
時間は。

（ＤＬ、の遅延時間）＜（ＤＬｔの遅延時間）〈・・・
・・・＜（ＤＬｔの遅延時間）の関係を有している。そ
の九め、クロック信号線６上のクロックは各遅嬌回路毎
に異なる時間に、対応するフリップフロップに入力され
ることになる。

第２図図示タイムチャート中、　０ｏＦ１遷延回路ＤＩ
ＪｏＫよって遅延され７リツプフロツプ１−００クロツ
ク端子に入力されるクロック信号であり。

（’ｎ　ｕ　遅Ｋ　回路Ｄ　ｒ−ａによって遅延されフ
リップフロップｌ−ｎのクロック端子に入力されるりは
ツク信号である。

各７リツグ７０ツブ１−０〜ｌ−ｎ　Ｆｉ、入力クロッ
ク信号の立上りでセット動作が行なわれるものであり、
また、各遅延回路は受信すべきデータが到来している間
に対応フリップ７０ツブへの入力クロック信号が立上る
よう、その遅延時間が調整されてｉるため、直列入力デ
ータ信号線５上のデータは、順次、フリップ７０ツブｌ
−０〜１−ｎＫ七グツトれてゆく。

以上のようにして、ｌサイクル分のデータが７リツプフ
ロツプ１−０〜ｌ−ｎにセットされた後。

遅延回路ＤＬｎ＋ｓによって遅延され九クロック信号Ｏ
ｎ＋ｌ　Ｋよって、フリップ７０ツブｌ−０〜ｌ−ｎの
内容が他のフリップフロップ２−０〜２ｎにセットされ
る。これにより、フリップフロップ１−〇〜ｌ−ｎは、
後続ティク〃のデータを受信することが可能となるう （７）　　発明の効果 本発明によれば、実施例のタイムチャートから明らかな
ように、ｌｔイクル（１変換率位）の伝送時間と同一の
周期のパルスを使用することができ、このため従来方式
よりもはるかに低速のパルスによって直／並列変換を行
なうことが可能となる。したがって、クロック系囲路の
役針および実装条件が簡易化され、ｔた低速素子の使用
によるコストダウンも可能となる。

また、直列伝送の送信側で伝送ビットの送信順序が入れ
替っても、受信側においては遍嬌回路の遅延時間を調整
し直すのみで対処でき、データ伝送の柔軟性′ｋｉｌｌ
、めることができる。

【図面の簡単な説明】

第１図は本発明の実施例の回路、第２図は実施例のタイ
ムチャートである。 図中、ｌ−０〜ｌ−ｎは７リツプ７Ｉ：Ｉツブ％　３−
ａ〜３−ｎは遅延回路、５は直列入力データ信号線、６
はクロック信号線である、 婆１図 ３７−ｚ目 ト←Ｎサイクル　−− ＦＤ　二＝＝）Ｃロ暮×ニニニニニ＝ニー＝コ〈豆日７
日コ〈二ｍ之朦コ２・θＣ。 ； ｎｅｔ

Claims (1)

1. 【特許請求の範囲】 直列に入力されるデータを並列データに変換す７０ツグ
   をそなえ、入力データ線を上記レリップ７ｇッグのデー
   タ入力端子に共通に接歳するとと４に、上記各７リツプ
   ７０ツブに対応してそれぞれ異なる遅延時間を有する遅
   延回路をそなえ、単一のクロック源からのクロック信号
   を上記各遅延回路を通して対応する上記各７リツプ７０
   ツグに入力せしめ、上記ｑ変換単位分のデータビットを
   。 各ビット毎に異なるタイ建ングで上記各フリッグ７０ツ
   ブにセットせしめる仁とにより直列入力データに変換す
   ることを特徴とする直／並列変換回路Ｏ