JPS6213126A - デ−タ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ変換回路に関する。

〔従来の技術〕

従来、入力したデータのフォーマツ［ｉ［換（例えば、
データ語長の変換や上位下位逆転）するデータ変換回路
として、第４図に示されるものが用いられていた。第４
図において、１−１〜１−ｔは入力データを入力するデ
ータ入力端子。

２−１〜２．−ｍは制御データを入力する制御データ入
力端子、３はクロック信号を入力するクロック入力端子
、４−１〜４、は変換されたデータ全出力するデータ出
力端子を示し、変換部５と制御部６′とから成る。

変換部５は、少なくとも１個の遅延回路５１と該遅延回
路５１の出力を第１の入力端子より入力し、その出力全
変換して出力端子より出力するゲート回路５２−ｋ（１
≦に≦１）を単位回路５０峠として、１段縦続接続され
ている。即ち。

初段の単位回路５０−１は、遅延回路５１０入力端子が
データ入力端子し１〜１−ｔに接続され、ゲート回路５
２−１の出力端子が次段の単位回路５０−２の遅延回路
５１０入力端子に接続されるというように順々に接続さ
れ、最終段の単位回路５０ｉｆｄ：、ゲート回路５２−
１の出力端子がデータ出力端子４〜１〜４□に接続され
ている。

一方、制御部６′は、変換部５の単位回路５Ｌ］。

対応に、ゲート回路６２峠ヲ有しており、各ゲート回路
６２−にの入力端子は制御データ入力端子２−１〜２−
ｍＶＣ，その各出力端子は各単位回路５０−にのゲート
回路５２−にの第２の入力端子に接続され、変換用制御
データを各単位回路５Ｌｋに供給している。

又、クロック入力端子ろから供給されるクロック信号は
、各遅延回路５１のクロック入力端子に接続されている
。又、各段の単位回路５Ｌｋの入力本数と出力本数は、
一般には相異していることに注意されたい。例えば、初
段の単位回路５０−１のゲート回路５２−１の第１の入
力端子の本数は４本であるが、その第２の入力端子及び
出力端子の本数は必ずしも４本であるとは限らない。同
様に、制御部６′の各ゲート回路６２−にの出力端子の
本数も、一般には相異している。

上述した一般構成の従来のデータ変換回路に対し、第５
図に具体例を示して、第６図のタイムチャートラ参照し
て、従来のデータ変換回路の動作について説明する。

第５図は３段のデータ変換回路の例全示し。

データ入力端子、制御データ入力端子及びデータ出力端
子をそれぞれ、１，２及び４として代表として示し、ク
ロック入力端子を省略している。

又、遅延回路５１も、各段に１個を代表して示している
。

データ入力端子１から入力データＸが入力する。制御デ
ータ入力端子２から制御データｈＣｇ（ｆ（））　〕が
入力する。制御部６′の各ゲート回路６２．．−１６２
２及び６２−３は、それぞれ制御データｈ〔ｇ（ｆ□）
］　ｋ入力して、変換用制御データｆ□＋　ｇ（）及び
ｈ〔〕を、変換部５のゲート回路５２−１５２−２　　
及び５２−５へ出力する。

初段の単位回路５０−１のゲート回路５２−１は。

遅延回路５１を介して入力した入力データｘｋ＋ゲート
回路６２−１からの変換用制御データｆ０によ！Ｉｔ、
ｆ（Ｘ）に変換して５次段の単位回路５０−２へ出力す
る。２段目の単位回路５０−２のゲート回路５２−２は
、遅延回路５１ヲ介して入力したデータｆ　（Ｘ）　ｋ
　、ゲート回路６２−２からの変換用制御データｇ（）
により９ｇ（ｆ（Ｘ））に変換して。

最終段の単位回路５０−３へ出力する。最終段の単位回
路５０−３のゲート回路５２−３は、遅延回路５１ヲ介
して入力したデータｇ　（ｆ（ｘ））　ｆ！：　、ゲー
ト回路６２−２からの変換用制御データｈ〔〕により、
　ｈ　［ｇ　（ｆ　（ｘ）　）　）に変換して、データ
出力端子４へ出力する。ここで、制御データｈｏｇ（ｆ
Ｏ）〕は、　　ｂ＋［ｇｔ　（ｆ＋０）：］、　ｈ＋［
ｇ＋（ｆ２０）：］。

・・・、ｈｓ［：’ｇｓ（ｆ２０））　、及びｈｓ［ｇ
ｓ　（ｆ３０　）：］の２２７種あると仮定し、それに
応じて、ゲート回路６２−１はｆｌＯ，ｆ２０及びｆ３
０を°、ゲート回路６２−２はｇｌ（）、　ｇ２（）及
びｇ３（）を、ゲート回路６２−３はｈ＋［〕、ｈ２［
ＩＩ及びｈ３〔〕を出力するものとする。

第６図を参照して、タイミングＴ１において。

データ入力端子１より入力データＸ１が、制御データ入
力端子２より制御データｈ＋　Ｃｇｓ　（ｆ２０）］が
入力する。と同時に、制御部６′の各ゲート回路６２−
＋　　６２−２及び６２−３は、それぞれｆ２０゜ｇ３
（）及びり、［ｌｋ小出力る。次のタイミングＴ２では
、ゲート回路５２−１がｆ、、　（ｘ、　）を出力し。

タイミングＴ３ではゲート回路５２−２がｇ３（ｆ２（
ＸＩ　）　）　ｗ出力し、タイミングＴ４ではゲート回
路５２−３がり、　［ｇ３（ｆ２（ｘ＋）　）Ｅを出力
する。タイミングＴ１〜Ｔ４の間、制御データ入力端子
２よシ入力する制御データは、ｈ＋［ｇ３（ｆ２Ｎ）’
：ｌに保持される。そして５次のタイミングＴ５で入力
端子１より入力データＸ２が、制御データ入力端子２よ
り制御データｈｓ［ｇ２（ｆ＋０）］が入力され、上述
しだのと同様の動作が繰り返される。

従って、４クロック周期毎に変換データが得られる。

〔発明が解決しようとする問題点〕

このように、従来のデータ変換回路では、グー１回路、
２−１〜５２−８の動作が、制御データ入力端子２−１
〜２−ｍからの制御データに即時に応答している為に、
データ入力端子１−１〜Ｌｔより入力された１つの入力
データが、すべてのゲート回路５２−１〜５２−ｉ　Ｋ
おける処理を完了し。

データ出力端子４−１〜４−ｎｖｃ出力されるまで。

制御データ入力端子２−１〜２−ｒｎへの入力される制
御データを固定させておく必要がある。その為、変換制
御の異なるデータの連続入力ができず１時間的なデータ
変換効率が低下し、変換速度が低下するという欠点があ
った。

〔問題点を解決するだめの手段〕

本発明によるデータ変換回路は、第１図に示されるよう
に、少なくとも１つのデータ入力端子１−１〜１．から
の入力データを少なくとも１つのデータ出力端子４−１
〜４−ｎから変換して出力する変換部５と、少なくとも
１つの制御データ入力端子２−１〜２−ｍからの制御デ
ータを入力する制御部６とを有している。

変換部５ば、少なくとも１個の遅延回路５１と該遅延回
路５１の出力全第１の入力端子より入力し、その出力を
変換して出力端子より出力≦ するゲート回路５２．、、ｋ（１≦ｋｉ’ｉ）を単位回
路５０−にとして、１段縦続接続されている。即ち。

初段の単位回路５０−１は、遅延回路５１の入力端子が
データ入力端子１−１〜１−Ｌに接続され。

ゲート回路５２−１の出力端子が次段の単位回路５０−
２の遅延回路５１の入力端子に接続されるというように
順々に接続され、最終段の単位回路５０−１は、ゲート
回路５２−１の出力端子がデータ出力端子４−１〜４−
ｎに接続されている。

一方、制御部６は、変換部５の各段の単位回路５０−ｋ
に対応して、単位回路５０−にの遅延回路５１と同じ遅
延時間を持つ少なくとも１個の遅延回路６１と該遅延回
路５１の出力を変換用制御データに変換してゲート回路
５２峠の第２の入力端子へ出力するゲート回路６２−に
とを有している。そして、初段の遅延回路６１０入力端
子が制御データ入力端子２−１〜２−ｍに接続され。

初段の遅延回路６１の出力端子が次段の遅延回路６１の
入力端子に接続されるというように順順に縦続に接続さ
れている。

又、クロック入力端子から供給されるクロック信号は、
各遅延回路５１及び各遅延回路６１のクロック入力端子
に接続されている。

〔実施例〕

以下９本発明の実施例を図面を参照して詳細に説明する
。

第２図は本発明によるデータ変換回路の一実施例の構成
全示した図で、第５図と同一構成のものには同一参照符
号を示しである。第５図と異なる点は、制御部６が、ゲ
ート回路６２−１６２−２及び６２−３の前に遅延回路
６１が設けられていることである。

第３図は第２図の回路の動作を説明するためのタイムチ
ャートである。

タイミングＴ、　において、データ入力端子１より入力
データＸ、が、制御データ入力端子２より制御データ１
１＋　［ｇ３（ｆ２０）　〕が入力する。

次のタイミングＴ２で、ゲート回路６２−１は変換用制
御データデ２０ヲ出力し、初段のゲート回路５２−１は
、遅延回路５１ヲ介して入力した入カデータＸ１ヲ変換
用制御データｆ２０により。

ｆ２（ｘｌ）に変換して１次段の単位回路５０−２へ１
七力する。又、データ入力端子１には次の入ブコデータ
Ｘ２が、制御データ入力端子２には次の告制御データｈ
３ｃｇ２（ｆｌ０１　〕が入力する。

次のタイミングＴ３で、ゲート回路６２−１は変換用制
御データｔ＋Ｏｉ出力し、初段のゲート回路５２−１は
、遅延回路５１全介して入力しプこ入力データｘ２を変
換用制御データｆ１０により。

ｆｌ（Ｘ２）に変換して１次段の単位回路５０−２へ出
力する。と同時に、ゲート回路６２−２は最初の変換用
制御データｇ３（）ｋ出力し９次段のゲート回路５２．
−２は、遅延回路５１ヲ介して入ブフしたデータｆ２（
ｘ、）を変換用制御データｇ３（）により。

ｇ３（ｆｚ　（ｘ＋　）　）に変換して、最終段の単位
回路５０−３へ出力する。又、データ入力端子１には入
力データＸ３が、制御データ入力端子２には制御データ
ｈ２〔ｇ２（ｆ３０）〕が入力する。

タイミングＴ４では、ゲート回路６２−１は変換用制御
データデ３０ヲ出力し、初段のゲート回路５２−１は、
遅延回路５１ヲ介して入力した入力データＸ１ヲ変換用
制御データｆ、に）により＋　ｆ３（Ｘ３）に変換して
９次段の単位回路５０−２へ出力する。と同時に、ゲー
ト回路６２−２は変換用制御データｇ２（）を出力し２
次段のゲート回路５２−２は、遅延回路５１ヲ介して入
力したデータｆ、（Ｘ、、）全変換用制御データｇ２（
）により＋　ｇ２（ｆｌ　（Ｘ２）　）に変換して、最
終段の単位回路５０−６へ出力する。更に、ゲート回路
６２−６は最初の変換用制御データｈ、〔〕を出力し、
最終段のゲート回路５２−３は、遅延回路全弁して入力
したデータｇ３（ｆ２（ｘ＋　））を変換用制御データ
ｈ、〔〕によりｔ　　ｈ、　〔ｇ、（ｆ２（ＸＩ））］
に変換して、データ出力端子４へ出力する。又、データ
入力端子１には入力データＸ４が、制御データ入力端子
２には制御データｈ３〔ｇｌ（ｆｌｏ）〕が入力する。

以上の動作を繰り返し、タイミングＴ５ではデータ出力
端子４よりｈ３［ｇ２（ｆｌ（ｘ２）））が、タイミン
グＴ６ではデータ出力端子４よりｈ２〔ｇ２（ｆ３　（
Ｘ３）　）　’：ｌが、順次出力される。すなわち。

本発明のデータ変換回路では、制御データが入力データ
の次段への転送に同期して転送され。

データ変換がすべて完了するまで転送、保存される。従
って、タイミングＴ４以降は、１クロック周期毎に変換
データが得られる。

〔発明の効果〕

以上説明したように１本発明によれば、制御データを、
入力データの転送、遅延に同期して。

同様に転送、遅延させ、データ変換がすべて完了するま
で保持させることにより、制御データ入力端子に入力す
る制御データを、データ変換がすべて完了するまで固定
させる必要がなくなる。その為、変換制御の異なるデー
タを連続的に入力することが可能となり９時間的なデー
タ変換効率が上昇し、高いデータ変換速度が得られる効
果がある。

【図面の簡単な説明】

第１図は本発明によるデータ変換回路の構成を示した回
路図、第２図は本発明によるデータ変換回路の一実施例
の構成を示した回路図、第３図は第２図の回路の動作を
説明するだめのタイムチャート、第４図は従来のデータ
変換回路の構成を示した回路図、第５図は従来のデータ
変換回路の具体的構成例を示した回路図、第６図は第５
図の回路の動作を説明するためのタイムチャートである
。 １、Ｌ１〜１．／−・・・データ入力端子、　　２．２
−１〜２−ｍ・・・制御データ入力端子、３・・・クロ
ック入力端子、　４，４．−１〜４．・・・データ出力
端子、５・・・変換部、　５１Ｌ１〜５０−１・・・単
位回路、５１・・・遅延回路。 ５２−１〜５２−１・・・ゲート回路、６・・・制御部
、６１・・・遅延回路、　６２−１〜６２−１・・・ゲ
ート回路。

Claims (1)

【特許請求の範囲】
1. １、少なくとも１つのデータ入力端子からの入力データ
   を少なくとも１つのデータ出力端子から変換して出力す
   る変換部と、少なくとも１つの制御データ入力端子から
   の制御データを入力する制御部とを有し、前記変換部は
   、少なくとも１個の第１の遅延回路と第１の入力端子よ
   り入力した該第１の遅延回路の出力を出力端子より変換
   して出力する第１のゲート回路を単位回路とし、初段の
   単位回路は、第１の遅延回路の入力端子が前記データ入
   力端子に接続され、第１のゲート回路の出力端子が次段
   の単位回路の第１の遅延回路の入力端子に接続され、最
   終段の単位回路は、第１のゲート回路の出力端子が前記
   データ出力端子に接続されるというように複数段縦続接
   続されており、前記制御部は、前記変換部の各段の単位
   回路に対応して、該単位回路の第１のゲート回路の第２
   の入力端子へ、該第１のゲート回路の第１の入力端子よ
   り入力するデータを変換させるための変換用制御データ
   を供給するデータ変換回路において、前記制御部は、前
   記変換部の各段の単位回路に対応して、該単位回路の第
   １の遅延回路と同じ遅延時間を持つ少なくとも１個の第
   ２の遅延回路と、該第２の遅延回路の出力を前記変換用
   制御データに変換して前記第１のゲート回路の第２の入
   力端子へ出力する第２のゲート回路とを有し、初段の第
   ２の遅延回路の入力端子が前記制御データ入力端子に接
   続され、該初段の第２の遅延回路の出力端子が次段の第
   ２の遅延回路の入力端子に接続されるというように複数
   段縦続接続されていることを特徴とするデータ変換回路
   。