JPH02193412A - 選択回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 通信装置等に使用され、選択信号により２つの入力の一
方を選択して出力する選択回路に関し、選択信号の変化
した場合にも正しい出力を得る選択回路を提供すること
を目的とし、 第１及び第２の信号データを入力し、選択信号により一
方を選択して出力する選択回路において、第１及び第２
の信号データを分岐して入力し第Ｉ及び第２の信号デー
タが所定の値の時制御信号を出力する制御回路と、選択
回路の出力と制御回路の出力の論理和を求めて出力する
論理和回路とを設けて構成する。

〔産業上の利用分野〕

本発明は通信装置等に使用され、選択信号により２つの
入力の一方を選択して出力する選択回路の改良に関する
ものである。

この際、選択信号の変化した場合にも正しい出力を得る
選択回路が要望されている。

〔従来の技術〕

第４図は従来例の選択回路の構成を示すブロック図であ
る。

第４図において、それぞれ“１”と“０＃からなる２つ
の入力信号データをＡ、Ｂとし、論理積回路（以下ＡＮ
Ｄ回路と称する）■及び２の一方の入力端子に加える。

　ＡＮＩ）回路１．２の他方の入力端子には、選択信号
Ｓを例えばＡＮＤ回路１には反転回路４を介してその符
号を反転して加え、ＡＮＤ回路２にはそのまま加える。

ＡＮＤ回路１．２の出力を論理和回路（以下ＯＲ回路と
称する）３に加え、ＯＲ回路３で論理和を求めて出力す
る。

（１）、例えば信号データＡ、Ｂがともに“１”の時、
選択信号Ｓを“１”とすると、ＡＮＤ回路２からは“１
”を出力する。一方、ＡＮＤ回路１の他方の入力端子に
はＳ（今の場合“１”）を反転回路４により反転した“
０″が加えられるため、ＡＮＤ回路１からは“０”を出
力する。この結果、ＡＮＤ回路１の出力“０”とＡＮＤ
回路２の出力“１″がＯＲ回路３に加えられ゛、ＯＲ回
路３からは入力信号データＢを選択して“１”を出力す
る。選択信号Ｓが“０”の時には、ＡＮＤ回路１から“
１”が出力され、ＯＲ回路３からは入力信号データＡを
選択して“１”を出力する。

（２）、信号データＡ、Ｂがともに“０”の時には選択
信号Ｓの値の如何によらず、ＯＲ回路３からは“Ｏ”を
出力する。

（３）、又、信号データＡが“１”でＢが“Ｏ”の時、
かつ選択信号Ｓが“１”の時には、入力信号データＢを
選択してＯＲ回路３から“０”を出力する。Ｓが“０”
の時には、入力信号データＡを選択してＯＲ回路３から
は“１”を出力する。

（４）、信号データＡが１０”でＢが“１”の時には上
述の（３）の場合と逆となり、選択信号Ｓが“１”の時
入力信号データＢを選択して”１″を、又、Ｓが“０”
の時には入力信号データＡを選択して“０”をＯＲ回路
３から出力する。

〔発明が解決しようとする課題〕

しかしながら上述の回路構成においては、第５図に示す
ように信号データＡ、Ｂがともに”１″の時で、反転回
路４により選択信号百が“０”になる時間がＳが“１″
になる時間より少し遅れている時、ＯＲ回路３からは同
図Ｃに示すように正しくない波形（ブリッヂ波形）が出
力されるという問題点があった。

したがって本発明の目的は、選択信号の変化した場合に
も正しい出力を得る選択回路を提供することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路構成によって解決される
。

即ち第１図において、第１及び第２の信号データを入力
し、選択信号により一方を選択して出力する選択回路に
おいて、５００は第１及び第２の信号データを分岐して
入力し、第１及び第２の信号データが所定の値の時制御
信号を出力する制御回路である。

６００は選択回路の出力と制御回路の出力の論理和を求
めて出力する論理和回路である。

〔作　用〕

第１図において、制御回路５００において入力の第１及
び第２の信号データが所定の値の時（例えばともに“１
”の時）制御信号（“１”）を出力する。

そして、論理和回路６００において上記制御回路５００
の出力“１”と選択回路の出力の論理和を求めることに
より、”１”を出力することができる。

この結果、選択信号の変化した場合にブリッヂ波形の発
生を防止し正しい出力を得ることができる。

〔実施例〕

第２図は本発明の実施例の回路の構成を示すブロック図
である。

第３図は実施例の動作を説明するタイムチャートである
。

企図を通じて同一符号は同一対象物を示す。

第２図において、入力の信号データＡ、Ｂが分岐されＡ
ＮＤ回路１０．２０の一方の入力端子に加えられるとと
もに、ＡＮＤ回路５０にも加えられる。第３図ａに示す
部分ではＡ、Ｂともに１１′であり、ＡＮＤ回路５０の
出力も“１”となりこの出力がＯＲ回路６０の一方の入
力端子に加えられるため、第３図Ｃ。

に示すように選択信号Ｓの値の如何によらずＯＲ回路６
０からは“１”を出力する。

次に第３図すに示す部分ではＡが“０”になりＢが“１
”になっている。この場合ＡＮＤ回路５０の出力りはそ
の論理積により１０″となる。一方、選択信号Ｓは“Ｏ
”のためＡＮＤ回路２０の出力Ｂ°は“０″となる。又
、＾ＮＤ回路１０の出力Ａ°　も“０”となる。

この結果、ＯＲ回路６０の出力Ｃ°　も“０“となる。

第３図ｄに示す部分は同図ａに示す部分と同じであり、
ＯＲ回路６０からは１”を出力する。

第３図ｅに示す部分ではＡ、、Ｂともに１”であり、選
択信号Ｓが“１”になっているが、■は遅延のため“１
”のままである、この時ＡＮＤ回路５０の出力りは１”
でＡＮＤ回路１０．２０の出力Ａ’　、Ｂ’　も“１”
となり、ＯＲ回路６０の出力Ｃ゛　も“１″とな、る。

第３図ｆに示す部分ではＡ、Ｂともに“１”でありＳは
“１”、可は“Ｏｎ　となっている。このためＡＮＤ回
路５０の出力りは“１”となり、選択信号Ｓの値の如何
によらずＯＲ回路６０からは“１”を出力する。

第３図ｇに示す部分ではＡが“１”、Ｂが“Ｏ”のため
ＡＮＤ回路５０の出力りは“０″となる。一方、Ｓが“
１”、Ｓが“０”のためＡＮＤ回路１０．２０の出力Ａ
”、Ｂ１　はともに“０＃となる。この結果、ＯＲ回路
３０の出力Ｃも“０”となる、そしてＯＲ回路６０の出
力Ｃ°　も“０”となる。第３図りに示す部分は同図ｆ
に示す部分と同じためＯＲ回路６０からは１ｍを出力す
る。

次に第３図ｉに示す部分ではＡ、Ｂともに１１′である
が、選択信号Ｓと反転した選択信号丁の間に時間遅延が
ありＳ、茗ともに“０”である。このためＡＮＤ回路１
０．２０の出力Ａ’　、Ｂ’　はともに“０”となり、
ＯＲ回路３０の出力Ｃも“０”となり、いわゆるブリッ
ヂ波形が現れている。しかし、ＡＮＤ回路５０の出力り
が“１”のためＯＲ回路６０からは“１”が出力され、
ブリッヂ波形は防止されている。

第３図ｊに示す部分は同図ｄに示す部分と同じであり、
ＯＲ回路６０からは“１”を出力する。

第３図ｋに示す部分ではＡが“１″、Ｂが“０”であり
、ＡＮＤ回路５０の出力りは１０″　となる。一方、選
択信号Ｓは”０”、可は“１′のため、ＡＮＤ回路１０
の出力Ａ′は“１”、２０の出力Ｂ゛は“０”となりＯ
Ｒ回路３０の出力Ｃは“１”となる。この結果、ＯＲ回
路６０の出力Ｃ゛　は“１″となる。

この結果、第３図ｉに示すように選択信号の変化した場
合にも正しい出力を得ることができる。

図において ５００は制御回路、 ６００は論理和回路 を示す。

〔発明の効果〕

以上説明したように本発明によれば、選択信号の変化し
た場合にも正しい出力を得ることができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の回路の構成を示すブロック図
、 第３図は実施例の動作を説明するタイムチャート、 第４図は従来例の選択回路の構成を示すブロック図、 第５図は従来例におけるブリッヂ波形の発生を示すタイ
ムチャートである。 木桑すリトつ源Ｊ平置 第１　図 来光日月のりく、オイ←、イグ・ｌの回囮ふの本＾＆哀
ヲ曾、すフ”口・ンク図拠施イテ］の動作と説明するク
イ４チマート第　３　口

Claims (1)

1. 【特許請求の範囲】 第１及び第２の信号データを入力し、選択信号により一
   方を選択して出力する選択回路において、該第１及び第
   ２の信号データを分岐して入力し該第１及び第２の信号
   データが所定の値の時制御信号を出力する制御回路（５
   ００）と、 該選択回路の出力と該制御回路の出力の論理和を求めて
   出力する論理和回路（６００）とを設けたことを特徴と
   する選択回路。