JPH04291654A - 割り込み制御回路 - Google Patents
割り込み制御回路Info
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- JPH04291654A JPH04291654A JP5657391A JP5657391A JPH04291654A JP H04291654 A JPH04291654 A JP H04291654A JP 5657391 A JP5657391 A JP 5657391A JP 5657391 A JP5657391 A JP 5657391A JP H04291654 A JPH04291654 A JP H04291654A
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- 230000003111 delayed effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサ（以下ＣＰＵ
と称する）を使用した装置の割り込み制御回路の改良に
関するものである。
と称する）を使用した装置の割り込み制御回路の改良に
関するものである。
【０００２】ＣＰＵ技術の高まる時流にあって、ＣＰＵ
技術とともに周辺制御技術に対する要求や課題も多い。 そして、装置性能の向上に寄与する効果は、ＣＰＵ技術
だけでなく周辺制御に係わる技術によるものの方が有効
であることも多い。
技術とともに周辺制御技術に対する要求や課題も多い。 そして、装置性能の向上に寄与する効果は、ＣＰＵ技術
だけでなく周辺制御に係わる技術によるものの方が有効
であることも多い。
【０００３】周辺制御技術においては周辺からの要因に
よって処理を行うという形態であり、ここでいう周辺か
らの要因はハードウェアの割り込み回路により割り込み
信号という形でＣＰＵに与えられる。そして、ＣＰＵで
割り込み処理という形でソフトウェア処理される。ここ
でハードウェアとソフトウェアを連結しているのが割り
込み信号であり、装置内で多重処理やリアルタイム処理
を行うためには複雑な割り込み処理と割り込み回路を要
する場合がある。
よって処理を行うという形態であり、ここでいう周辺か
らの要因はハードウェアの割り込み回路により割り込み
信号という形でＣＰＵに与えられる。そして、ＣＰＵで
割り込み処理という形でソフトウェア処理される。ここ
でハードウェアとソフトウェアを連結しているのが割り
込み信号であり、装置内で多重処理やリアルタイム処理
を行うためには複雑な割り込み処理と割り込み回路を要
する場合がある。
【０００４】このような割り込み処理を起動するため、
ＣＰＵで正確に認識できる割り込み信号を出力する割り
込み制御回路が要望されている。
ＣＰＵで正確に認識できる割り込み信号を出力する割り
込み制御回路が要望されている。
【０００５】
【従来の技術】図４は従来例の割り込み制御回路の構成
を示すブロック図である。図５は従来例の動作を説明す
るためのタイムチャートである。
を示すブロック図である。図５は従来例の動作を説明す
るためのタイムチャートである。
【０００６】図４において、比較回路１の一方の入力端
子に図５の（１） に示すような”Ｈ” レベル（■、
■、■）と”Ｌ” レベル（■、■）からなる信号を、
又他方の端子に同図（２） に示すような比較データを
入力し、比較回路１で両者の比較を行って対応する信号
を出力する。比較回路１は例えば排他的論理和回路で作
られ、２つの入力信号が一致した時”Ｌ” レベルの信
号を、又不一致の時”Ｈ” レベルの信号を出力するも
のとする。するとこの場合、比較回路１からは図５の（
３） に示す信号を出力する。この出力信号をシフトレ
ジスタ２のクリア端子（ＣＬＲ）に加える（図５の（４
） 参照）。このシフトレジスタ２は、特定パルス時間
以下の比較結果信号は通過させないために設けられたも
のである。
子に図５の（１） に示すような”Ｈ” レベル（■、
■、■）と”Ｌ” レベル（■、■）からなる信号を、
又他方の端子に同図（２） に示すような比較データを
入力し、比較回路１で両者の比較を行って対応する信号
を出力する。比較回路１は例えば排他的論理和回路で作
られ、２つの入力信号が一致した時”Ｌ” レベルの信
号を、又不一致の時”Ｈ” レベルの信号を出力するも
のとする。するとこの場合、比較回路１からは図５の（
３） に示す信号を出力する。この出力信号をシフトレ
ジスタ２のクリア端子（ＣＬＲ）に加える（図５の（４
） 参照）。このシフトレジスタ２は、特定パルス時間
以下の比較結果信号は通過させないために設けられたも
のである。
【０００７】上記シフトレジスタ２のクロック端子（Ｃ
Ｋ）に図５の（５） に示すようなクロック（ＣＬＫ）
を加え、Ａ端子に”Ｈ” レベルの信号を常時加えるこ
とにより、図５の（６） 〜（９） にそれぞれ■で示
すように、Ｑ１、Ｑ２、Ｑ３、及びＱ４端子から入力信
号に対してクロックの１周期分ずつ位相のずれた信号を
出力する。これらＱ１〜Ｑ４の出力信号は、図５の（４
） に■で示すようにクリア端子（ＣＬＲ）入力の”Ｈ
” から”Ｌ” レベルへの変化に対応して”Ｈ” か
ら”Ｌ” レベルに変化する。
Ｋ）に図５の（５） に示すようなクロック（ＣＬＫ）
を加え、Ａ端子に”Ｈ” レベルの信号を常時加えるこ
とにより、図５の（６） 〜（９） にそれぞれ■で示
すように、Ｑ１、Ｑ２、Ｑ３、及びＱ４端子から入力信
号に対してクロックの１周期分ずつ位相のずれた信号を
出力する。これらＱ１〜Ｑ４の出力信号は、図５の（４
） に■で示すようにクリア端子（ＣＬＲ）入力の”Ｈ
” から”Ｌ” レベルへの変化に対応して”Ｈ” か
ら”Ｌ” レベルに変化する。
【０００８】そして、Ｑ３の出力（図５の（８） の■
参照）とＱ４の出力（図５の（９） の■参照）をイン
バータ３により反転した出力とを論理積回路（以下ＡＮ
Ｄ回路と称する）４に加える。上記インバータ３とＡＮ
Ｄ回路４とで微分回路を構成しており、２周期分のクロ
ックで読み取れない時間以下の比較結果信号を通過させ
ないために設けられたものである。これは後述するよう
に、例えばクロック１周期分の時間程度の比較結果信号
は通過せず、ＣＰＵ８で割り込みが不完全に起動される
ことはなくなる。
参照）とＱ４の出力（図５の（９） の■参照）をイン
バータ３により反転した出力とを論理積回路（以下ＡＮ
Ｄ回路と称する）４に加える。上記インバータ３とＡＮ
Ｄ回路４とで微分回路を構成しており、２周期分のクロ
ックで読み取れない時間以下の比較結果信号を通過させ
ないために設けられたものである。これは後述するよう
に、例えばクロック１周期分の時間程度の比較結果信号
は通過せず、ＣＰＵ８で割り込みが不完全に起動される
ことはなくなる。
【０００９】上述したＡＮＤ回路４から微分パルスの信
号を出力する。この微分パルスをインバータ５により位
相を反転して負の微分パルスにして、これを割り込み信
号としてＣＰＵ８に加える（図５の（１０）の■参照）
。 （インバータ５により反転した理由は、ＣＰＵ８で負論
理を用いているため。）そして、ＣＰＵ８で割り込み処
理を行っていた。
号を出力する。この微分パルスをインバータ５により位
相を反転して負の微分パルスにして、これを割り込み信
号としてＣＰＵ８に加える（図５の（１０）の■参照）
。 （インバータ５により反転した理由は、ＣＰＵ８で負論
理を用いているため。）そして、ＣＰＵ８で割り込み処
理を行っていた。
【００１０】ＣＰＵ８で割り込み処理を実行中に入力信
号を確認したい時には、ＣＰＵ８から読み出し信号を出
力し、図４のフリップフロップ回路（以下ＦＦと称する
）６に一時保持した入力信号を上記読み出し信号により
読み出して分岐し、一方はバッファ（ＢＵＦ）７を介し
てＣＰＵ８に加え、ＣＰＵ８で入力信号の確認を行う。 又、ＦＦ６の出力を分岐した他方は前述した比較回路１
に比較データとして加える。
号を確認したい時には、ＣＰＵ８から読み出し信号を出
力し、図４のフリップフロップ回路（以下ＦＦと称する
）６に一時保持した入力信号を上記読み出し信号により
読み出して分岐し、一方はバッファ（ＢＵＦ）７を介し
てＣＰＵ８に加え、ＣＰＵ８で入力信号の確認を行う。 又、ＦＦ６の出力を分岐した他方は前述した比較回路１
に比較データとして加える。
【００１１】このようにしてＣＰＵに対して割り込み処
理を行っていた。
理を行っていた。
【００１２】
【発明が解決しようとする課題】しかしながら上述の割
り込み制御回路の構成においては、入力信号と比較デー
タとの比較結果のパルス幅が図５の（３） に■で示す
ようにクロック１周期分の時間に対応する時には、図５
の（１０）に示すように比較結果のパルス（図５の（３
） の■参照）に対応した割り込み信号を発しないが、
図５の（３） の■に示すように比較結果のパルス幅が
クロック２周期分の時間に対応する時には、図５の（７
） に■で示すように、シフトレジスタ２のＱ２の出力
パルスがクリア端子（ＣＬＲ）入力（図５の（４） の
■参照）の”Ｈ” から”Ｌ” レベルへの変化に対応
して”Ｈ” から”Ｌ” レベルに変化するため、割り
込み信号は図５の（１０）の■に示すように細いパルス
になり、ＣＰＵ８が正常に割り込み信号として認識でき
ないという問題点があった。
り込み制御回路の構成においては、入力信号と比較デー
タとの比較結果のパルス幅が図５の（３） に■で示す
ようにクロック１周期分の時間に対応する時には、図５
の（１０）に示すように比較結果のパルス（図５の（３
） の■参照）に対応した割り込み信号を発しないが、
図５の（３） の■に示すように比較結果のパルス幅が
クロック２周期分の時間に対応する時には、図５の（７
） に■で示すように、シフトレジスタ２のＱ２の出力
パルスがクリア端子（ＣＬＲ）入力（図５の（４） の
■参照）の”Ｈ” から”Ｌ” レベルへの変化に対応
して”Ｈ” から”Ｌ” レベルに変化するため、割り
込み信号は図５の（１０）の■に示すように細いパルス
になり、ＣＰＵ８が正常に割り込み信号として認識でき
ないという問題点があった。
【００１３】したがって本発明の目的は、ＣＰＵで正常
に認識できる割り込み信号を出力する割り込み制御回路
を提供することにある。
に認識できる割り込み信号を出力する割り込み制御回路
を提供することにある。
【００１４】
【課題を解決するための手段】上記問題点は図１に示す
回路の構成によって解決される。即ち図１において、入
力信号と、入力信号をプロセッサ８００ の出力の読み
出し信号で与えられるタイミングで与えられる時間だけ
遅延した信号との比較を行い、両者の一致又は不一致に
応じて対応する信号を出力する比較部１００ と、複数
の出力端子の出力をクリアするための信号を入力するク
リア端子（ＣＬＲ） とを有し、クロックにより入力信
号を順次シフトして出力端子Ｑ１ 〜Ｑｎから出力し、
入力信号の変化点を検出し入力信号が”１” 又は”０
” の値を一定時間以上持続した時プロセッサ８００
に対して所定の出力端子から割り込み信号を出力するシ
フトレジスタ２００ とを有する割り込み制御回路にお
いて、９００ は、比較部１００ の出力信号を入力す
るとともにシフトレジスタ２００ の所定の出力端子Ｑ
ｉ の出力をフィードバックして入力し、両者の論理和
を求めて出力する論理和回路である。
回路の構成によって解決される。即ち図１において、入
力信号と、入力信号をプロセッサ８００ の出力の読み
出し信号で与えられるタイミングで与えられる時間だけ
遅延した信号との比較を行い、両者の一致又は不一致に
応じて対応する信号を出力する比較部１００ と、複数
の出力端子の出力をクリアするための信号を入力するク
リア端子（ＣＬＲ） とを有し、クロックにより入力信
号を順次シフトして出力端子Ｑ１ 〜Ｑｎから出力し、
入力信号の変化点を検出し入力信号が”１” 又は”０
” の値を一定時間以上持続した時プロセッサ８００
に対して所定の出力端子から割り込み信号を出力するシ
フトレジスタ２００ とを有する割り込み制御回路にお
いて、９００ は、比較部１００ の出力信号を入力す
るとともにシフトレジスタ２００ の所定の出力端子Ｑ
ｉ の出力をフィードバックして入力し、両者の論理和
を求めて出力する論理和回路である。
【００１５】１５０ は、論理和回路９００ の出力と
プロセッサ８００ の出力の読み出し信号とを入力し、
両者の論理積を求めてシフトレジスタ２００ のクリア
端子（ＣＬＲ）に出力する論理積回路である。
プロセッサ８００ の出力の読み出し信号とを入力し、
両者の論理積を求めてシフトレジスタ２００ のクリア
端子（ＣＬＲ）に出力する論理積回路である。
【００１６】
【作用】図１において、論理和回路９００ において、
比較部１００ の出力信号を入力するとともにシフトレ
ジスタ２００ の所定の出力端子Ｑｉ の出力をフィー
ドバックして入力し、両者の論理和を求めて出力する。 そして、論理和回路９００ の出力とプロセッサ８００
の出力の読み出し信号とを論理積回路１５０ に入力
し、両者の論理積を求めてシフトレジスタ２００ のク
リア端子（ＣＬＲ）に加える。
比較部１００ の出力信号を入力するとともにシフトレ
ジスタ２００ の所定の出力端子Ｑｉ の出力をフィー
ドバックして入力し、両者の論理和を求めて出力する。 そして、論理和回路９００ の出力とプロセッサ８００
の出力の読み出し信号とを論理積回路１５０ に入力
し、両者の論理積を求めてシフトレジスタ２００ のク
リア端子（ＣＬＲ）に加える。
【００１７】この結果、シフトレジスタ２００ のＱ１
出力からＱｉ 出力にシフトするのに要する時間（ク
ロック）分だけ出力をクリアする時間をのばすことがで
きる。そして、シフトレジスタ２００ のＱｎ−１ 端
子とＱｎ 端子からの出力を例えば微分回路を介して得
られる割り込み信号をＣＰＵ８００ に加えることによ
り、ＣＰＵで割り込み信号として正常に認識することが
できる。
出力からＱｉ 出力にシフトするのに要する時間（ク
ロック）分だけ出力をクリアする時間をのばすことがで
きる。そして、シフトレジスタ２００ のＱｎ−１ 端
子とＱｎ 端子からの出力を例えば微分回路を介して得
られる割り込み信号をＣＰＵ８００ に加えることによ
り、ＣＰＵで割り込み信号として正常に認識することが
できる。
【００１８】
【実施例】図２は本発明の実施例の割り込み制御回路の
構成を示すブロック図である。図３は実施例の動作を説
明するためのタイムチャートである。
構成を示すブロック図である。図３は実施例の動作を説
明するためのタイムチャートである。
【００１９】全図を通じて同一符号は同一対象物を示す
。図２において、比較回路１の一方の入力端子に図３の
（１） に示すような”Ｈ” レベル（■、■、■）と
”Ｌ” レベル（■、■）からなる信号を、又他方の端
子に同図（２） に示すような比較データを入力し、比
較回路１で両者の比較を行って対応する信号を出力する
。比較回路１は従来例の場合と同様に例えば排他的論理
和回路で作られ、２つの入力信号が一致した時”Ｌ”
レベルの信号を、又不一致の時”Ｈ” レベルの信号を
出力するものとする。 するとこの場合、比較回路１からは図３の（３） に示
す信号を出力する。
。図２において、比較回路１の一方の入力端子に図３の
（１） に示すような”Ｈ” レベル（■、■、■）と
”Ｌ” レベル（■、■）からなる信号を、又他方の端
子に同図（２） に示すような比較データを入力し、比
較回路１で両者の比較を行って対応する信号を出力する
。比較回路１は従来例の場合と同様に例えば排他的論理
和回路で作られ、２つの入力信号が一致した時”Ｌ”
レベルの信号を、又不一致の時”Ｈ” レベルの信号を
出力するものとする。 するとこの場合、比較回路１からは図３の（３） に示
す信号を出力する。
【００２０】比較回路１の出力信号を分岐して一方をシ
フトレジスタ２のＡ端子に加え、他方を論理和回路（以
下ＯＲ回路と称する）９の一方の入力端子に加える。Ｏ
Ｒ回路９の他方の入力端子には、シフトレジスタ２のＱ
２出力をフィードバックして加える。
フトレジスタ２のＡ端子に加え、他方を論理和回路（以
下ＯＲ回路と称する）９の一方の入力端子に加える。Ｏ
Ｒ回路９の他方の入力端子には、シフトレジスタ２のＱ
２出力をフィードバックして加える。
【００２１】シフトレジスタ２では、前述したように比
較回路１の出力信号をＡ端子に加え、クロック端子（Ｃ
Ｋ）に図３の（５） に示すようなクロック（ＣＬＫ）
を加えることにより、Ｑ１、Ｑ２、Ｑ３、及びＱ４端子
から図３の（６） 〜（９） に示すような入力信号に
対して１クロック分ずつ位相のずれた信号を出力する。 そして、Ｑ３の出力（図３の（８） 参照）とＱ４の出
力をインバータ３により反転した出力とをＡＮＤ回路４
に加える。
較回路１の出力信号をＡ端子に加え、クロック端子（Ｃ
Ｋ）に図３の（５） に示すようなクロック（ＣＬＫ）
を加えることにより、Ｑ１、Ｑ２、Ｑ３、及びＱ４端子
から図３の（６） 〜（９） に示すような入力信号に
対して１クロック分ずつ位相のずれた信号を出力する。 そして、Ｑ３の出力（図３の（８） 参照）とＱ４の出
力をインバータ３により反転した出力とをＡＮＤ回路４
に加える。
【００２２】上述したＡＮＤ回路４から微分パルスの信
号を出力する。この微分パルスをインバータ５により位
相を反転して負の微分パルスにして、これを図３の（１
０）に示すような割り込み信号としてＣＰＵ８に加える
。 （インバータ５により反転した理由は、ＣＰＵ８で負論
理を用いているため。）そして、ＣＰＵ８で割り込み処
理を行う。
号を出力する。この微分パルスをインバータ５により位
相を反転して負の微分パルスにして、これを図３の（１
０）に示すような割り込み信号としてＣＰＵ８に加える
。 （インバータ５により反転した理由は、ＣＰＵ８で負論
理を用いているため。）そして、ＣＰＵ８で割り込み処
理を行う。
【００２３】例えば図３の（１） の■に示す入力信号
の場合、比較回路１の出力は同図（３） の■に示すよ
うな信号であり、これをシフトレジスタ２のＡ端子に加
えると、Ｑ１、Ｑ２、Ｑ３、及びＱ４端子からは図３の
（６）〜（９） の■に示すような信号を出力する。
の場合、比較回路１の出力は同図（３） の■に示すよ
うな信号であり、これをシフトレジスタ２のＡ端子に加
えると、Ｑ１、Ｑ２、Ｑ３、及びＱ４端子からは図３の
（６）〜（９） の■に示すような信号を出力する。
【００２４】この場合、図３の（６） 〜（９） の■
に示すＱ１〜Ｑ４端子からの出力信号の”Ｈ”から”Ｌ
” レベルに変化するタイミングは、前述したＣＰＵ８
の出力の読み出し信号により与えられる。即ち、図３の
（１１）に示すＣＰＵ８の出力の読み出し信号をＦＦ６
のクロック端子（ＣＬＫ）に加えることにより、ＦＦ６
のＤ端子に入力して一時保持していた入力信号をＱ端子
から出力し、ＢＵＦ７を介してＣＰＵ８に加えるととも
に、比較データとして前述した比較回路１の他方の入力
端子に加える。（これは図３の（１） に示す入力信号
を一定時間遅らせて、図３の（２） に示す比較データ
として使用していることを示す）。
に示すＱ１〜Ｑ４端子からの出力信号の”Ｈ”から”Ｌ
” レベルに変化するタイミングは、前述したＣＰＵ８
の出力の読み出し信号により与えられる。即ち、図３の
（１１）に示すＣＰＵ８の出力の読み出し信号をＦＦ６
のクロック端子（ＣＬＫ）に加えることにより、ＦＦ６
のＤ端子に入力して一時保持していた入力信号をＱ端子
から出力し、ＢＵＦ７を介してＣＰＵ８に加えるととも
に、比較データとして前述した比較回路１の他方の入力
端子に加える。（これは図３の（１） に示す入力信号
を一定時間遅らせて、図３の（２） に示す比較データ
として使用していることを示す）。
【００２５】この結果、比較回路１の出力は、図３の（
３） の■に示すような信号になり、この”Ｈ” から
”Ｌ” レベルに変化するタイミングでＱ１〜Ｑ４端子
からの出力信号も変化する。
３） の■に示すような信号になり、この”Ｈ” から
”Ｌ” レベルに変化するタイミングでＱ１〜Ｑ４端子
からの出力信号も変化する。
【００２６】比較回路１の出力を分岐してＯＲ回路９の
一方の入力端子に加え、他方の入力端子にシフトレジス
タ２のＱ２出力をフィードバックして加えて、２つの入
力の論理和を求めて出力する。ＯＲ回路９の出力をＡＮ
Ｄ回路１０の一方の入力端子に加え、他方の入力端子に
前述したＣＰＵ８の出力の読み出し信号を加えて、２つ
の入力の論理積を求めて出力する。この出力をシフトレ
ジスタ２のクリア端子（ＣＬＲ）に加える（図３の（４
） 参照）。
一方の入力端子に加え、他方の入力端子にシフトレジス
タ２のＱ２出力をフィードバックして加えて、２つの入
力の論理和を求めて出力する。ＯＲ回路９の出力をＡＮ
Ｄ回路１０の一方の入力端子に加え、他方の入力端子に
前述したＣＰＵ８の出力の読み出し信号を加えて、２つ
の入力の論理積を求めて出力する。この出力をシフトレ
ジスタ２のクリア端子（ＣＬＲ）に加える（図３の（４
） 参照）。
【００２７】すると、比較回路１への入力信号が図３の
（１） の■に示す信号の時には、Ｑ１からは図３の（
６） の■に示すようにクロックの１／２周期分出力す
るが、クロック入力により位相が１クロック分ずつ遅延
され、かつクリア端子入力のクリア効果により、Ｑ２〜
Ｑ４からは何も出力しない。即ち、このシフトレジスタ
２は、特定パルス時間以下の比較結果信号は通過させな
いために設けられたものである。
（１） の■に示す信号の時には、Ｑ１からは図３の（
６） の■に示すようにクロックの１／２周期分出力す
るが、クロック入力により位相が１クロック分ずつ遅延
され、かつクリア端子入力のクリア効果により、Ｑ２〜
Ｑ４からは何も出力しない。即ち、このシフトレジスタ
２は、特定パルス時間以下の比較結果信号は通過させな
いために設けられたものである。
【００２８】又、入力信号と比較回路１の出力の比較結
果が、図３の（１） と（３） の■に示すようなクロ
ック２周期分の時間に対応する信号の時には、シフトレ
ジスタ２のＱ１端子からは図３の（６） の■に示す信
号を出力する。又、Ｑ２端子からは同図の（７） の■
に示すようにＱ１に比べて１クロック分遅延した信号を
出力する。
果が、図３の（１） と（３） の■に示すようなクロ
ック２周期分の時間に対応する信号の時には、シフトレ
ジスタ２のＱ１端子からは図３の（６） の■に示す信
号を出力する。又、Ｑ２端子からは同図の（７） の■
に示すようにＱ１に比べて１クロック分遅延した信号を
出力する。
【００２９】この場合、Ｑ２端子の出力（”Ｈ” レベ
ル）をフィードバックしてＯＲ回路９、ＡＮＤ回路１０
を介してシフトレジスタ２のクリア（ＣＬＲ）端子に加
えているため、シフトレジスタ２がクリアされず、Ｑ２
の出力は２クロック分”Ｈ” レベルが経過してから”
Ｌ” レベルに変化する。
ル）をフィードバックしてＯＲ回路９、ＡＮＤ回路１０
を介してシフトレジスタ２のクリア（ＣＬＲ）端子に加
えているため、シフトレジスタ２がクリアされず、Ｑ２
の出力は２クロック分”Ｈ” レベルが経過してから”
Ｌ” レベルに変化する。
【００３０】Ｑ３端子からの出力についても同様にして
Ｑ２出力よりも更に１クロック分遅延した信号を出力す
るが、前述したＱ２出力によるクリア効果が効いて１ク
ロック分”Ｈ” レベルが経過してから”Ｌ” レベル
に変化する。これを図３の（８） の■に示す。
Ｑ２出力よりも更に１クロック分遅延した信号を出力す
るが、前述したＱ２出力によるクリア効果が効いて１ク
ロック分”Ｈ” レベルが経過してから”Ｌ” レベル
に変化する。これを図３の（８） の■に示す。
【００３１】Ｑ４端子についても同様にしてＱ３出力よ
りも更に１クロック分遅延して出力するため、図３の（
９） の■に示すように殆どパルスを出力しない。そし
て、Ｑ３の出力とＱ４の出力をインバータ３によりその
位相を反転した信号とをＡＮＤ回路４に加えてＡＮＤ回
路４で論理積を求めると、ＡＮＤ回路４からは微分パル
スが得られる。ＡＮＤ回路４の出力をインバータ５によ
りその位相を反転すると、インバータ５からは図３の（
１０）の■に示すような割り込み信号が出力される。こ
の割り込み信号をＣＰＵ８に加え、ＣＰＵ８で割り込み
処理を行う。
りも更に１クロック分遅延して出力するため、図３の（
９） の■に示すように殆どパルスを出力しない。そし
て、Ｑ３の出力とＱ４の出力をインバータ３によりその
位相を反転した信号とをＡＮＤ回路４に加えてＡＮＤ回
路４で論理積を求めると、ＡＮＤ回路４からは微分パル
スが得られる。ＡＮＤ回路４の出力をインバータ５によ
りその位相を反転すると、インバータ５からは図３の（
１０）の■に示すような割り込み信号が出力される。こ
の割り込み信号をＣＰＵ８に加え、ＣＰＵ８で割り込み
処理を行う。
【００３２】このようにしてＣＰＵに対して割り込み処
理を行っていた。この結果、ＣＰＵ８で正常に認識でき
る割り込み信号を出力することが可能となる。
理を行っていた。この結果、ＣＰＵ８で正常に認識でき
る割り込み信号を出力することが可能となる。
【００３３】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵで正常に認識できる割り込み信号を出力することが
可能となる。
ＰＵで正常に認識できる割り込み信号を出力することが
可能となる。
【図１】は本発明の原理図、
【図２】は本発明の実施例の割り込み制御回路の構成を
示すブロック図、
示すブロック図、
【図３】は実施例の動作を説明するためのタイムチャー
ト、
ト、
【図４】は従来例の割り込み制御回路の構成を示すブロ
ック図、
ック図、
【図５】は従来例の動作を説明するためのタイムチャー
トである。
トである。
１５０ は論理積回路、
９００ は論理和回路
を示す。
Claims (1)
- 【請求項１】 入力信号と、該入力信号をプロセッサ
（８００）の出力の読み出し信号のタイミングで与えら
れる時間だけ遅延した信号との比較を行い、両者の一致
又は不一致に応じて対応する信号を出力する比較部（１
００） と、該複数の出力端子の出力をクリアするため
の信号を入力するクリア端子（ＣＬＲ） とを有し、ク
ロックにより入力信号を順次シフトして出力し、入力信
号の変化点を検出し該入力信号が”１” 又は”０”
の値を一定時間以上持続した時該プロセッサ（８００）
に対して所定の出力端子から割り込み信号を出力する
シフトレジスタ（２００） とを有する割り込み制御回
路において、該比較部（１００） の出力信号を入力す
るとともに該シフトレジスタ（２００） の所定の出力
端子（Ｑｉ）の出力をフィードバックして入力し、両者
の論理和を求めて出力する論理和回路（９００） と、
該論理和回路（９００） の出力と該プロセッサ（８０
０） の出力の読み出し信号とを入力し、両者の論理積
を求めて該シフトレジスタ（２００）のクリア端子（Ｃ
ＬＲ） に出力する論理積回路（１５０） とを設けた
ことを特徴とする割り込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5657391A JPH04291654A (ja) | 1991-03-20 | 1991-03-20 | 割り込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5657391A JPH04291654A (ja) | 1991-03-20 | 1991-03-20 | 割り込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291654A true JPH04291654A (ja) | 1992-10-15 |
Family
ID=13030892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5657391A Withdrawn JPH04291654A (ja) | 1991-03-20 | 1991-03-20 | 割り込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1041126A2 (en) | 1999-04-01 | 2000-10-04 | Seiko Epson Corporation | Method for ink jet recording or non-absorbing recording medium |
-
1991
- 1991-03-20 JP JP5657391A patent/JPH04291654A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1041126A2 (en) | 1999-04-01 | 2000-10-04 | Seiko Epson Corporation | Method for ink jet recording or non-absorbing recording medium |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |