JPH0225539B2 - - Google Patents
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- JPH0225539B2 JPH0225539B2 JP20424081A JP20424081A JPH0225539B2 JP H0225539 B2 JPH0225539 B2 JP H0225539B2 JP 20424081 A JP20424081 A JP 20424081A JP 20424081 A JP20424081 A JP 20424081A JP H0225539 B2 JPH0225539 B2 JP H0225539B2
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- JP
- Japan
- Prior art keywords
- clock
- signal
- circuit
- logic
- carry
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- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 6
- 238000010977 unit operation Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は読み込みクロツク信号及び読み出しク
ロツク信号により動作し、これらクロツク信号間
に単位演算を行なうシステムの演算処理回路に関
する。
ロツク信号により動作し、これらクロツク信号間
に単位演算を行なうシステムの演算処理回路に関
する。
発明の技術的背景とその問題点
通常の電子卓上計算機等において例えば加減算
回路（ADDER／SUBTRUCTER）では、その
各桁のキヤリー入出力を直列に使用している所が
ある。しかしこのものにあつては、最終段におい
てゲート容量などにより、キヤリー信号遅れが問
題となつて動作範囲を狭くする原因となる。
回路（ADDER／SUBTRUCTER）では、その
各桁のキヤリー入出力を直列に使用している所が
ある。しかしこのものにあつては、最終段におい
てゲート容量などにより、キヤリー信号遅れが問
題となつて動作範囲を狭くする原因となる。
第１図は上記事項を説明するためのもので、１
はクロツク信号φ1，φ2※により動作しこれらク
ロツク間単位演算を行なう加減算回路システムで
ある。クロツク信号φ1，φ2※は基本クロツクと
呼ばれ、φ1はデータ読み込み用、φ2※はデータ
読み出し用で、通常のロジツク部はこの２相クロ
ツクで動作している。このクロツク信号φ1，φ2
※の１周期は１ビツトと呼んでいる。LSI（大規
模集積回路）のロジツク部は、上記１ビツトの信
号を基本にして構成されている。ｎ桁の加減算回
路21〜2nで、A1，B1〜Ao，Boは外部入力信号、
Ci1〜Cioはキヤリー入力、OP1〜OPoは加算／減
算の切り換え用信号、Ca1〜Caoはキヤリー出力、
S1〜Soは加算出力／減算出力である。S1〜Soの出
力側のFF1〜FFoは、それぞれクロツクφ1で読み
込み、クロツクφ2※で読み出す１ビツトシフト
レジスタである。
はクロツク信号φ1，φ2※により動作しこれらク
ロツク間単位演算を行なう加減算回路システムで
ある。クロツク信号φ1，φ2※は基本クロツクと
呼ばれ、φ1はデータ読み込み用、φ2※はデータ
読み出し用で、通常のロジツク部はこの２相クロ
ツクで動作している。このクロツク信号φ1，φ2
※の１周期は１ビツトと呼んでいる。LSI（大規
模集積回路）のロジツク部は、上記１ビツトの信
号を基本にして構成されている。ｎ桁の加減算回
路21〜2nで、A1，B1〜Ao，Boは外部入力信号、
Ci1〜Cioはキヤリー入力、OP1〜OPoは加算／減
算の切り換え用信号、Ca1〜Caoはキヤリー出力、
S1〜Soは加算出力／減算出力である。S1〜Soの出
力側のFF1〜FFoは、それぞれクロツクφ1で読み
込み、クロツクφ2※で読み出す１ビツトシフト
レジスタである。
第１図において信号A1，B1〜Ao，Boはそれぞ
れ単独に入力されるので問題ないが、キヤリー信
号Ci2〜Cioは初段から終段にわたり直列に入るこ
とになる。即ち加減算回路２1〜２oは、外部入力
A1〜Ao，B1〜Bo、キヤリー入力Ci1〜Cioの３入
力でそれぞれ加算／減算を行なうものであるか
ら、キヤリー入力が遅れることにより誤動作して
しまう。実際の場合は、１つの加減算回路でゲー
トが３〜４個つくるので、o段つくと、3o〜4o個の
ゲートが直列につく格好となり、特に最終段のキ
ヤリー入力Cioの論理余裕時間は、クロツクφ2※
から加減算出力を読み込むクロツクφ1までであ
る。ここでA1〜Ao，B1〜Bo，Ci1〜Cioはφ2※同
期の信号である。キヤリー入力信号の遅れがゲー
ト容量等により、論理余裕時間より大きくなると
誤動作してしまう。
れ単独に入力されるので問題ないが、キヤリー信
号Ci2〜Cioは初段から終段にわたり直列に入るこ
とになる。即ち加減算回路２1〜２oは、外部入力
A1〜Ao，B1〜Bo、キヤリー入力Ci1〜Cioの３入
力でそれぞれ加算／減算を行なうものであるか
ら、キヤリー入力が遅れることにより誤動作して
しまう。実際の場合は、１つの加減算回路でゲー
トが３〜４個つくるので、o段つくと、3o〜4o個の
ゲートが直列につく格好となり、特に最終段のキ
ヤリー入力Cioの論理余裕時間は、クロツクφ2※
から加減算出力を読み込むクロツクφ1までであ
る。ここでA1〜Ao，B1〜Bo，Ci1〜Cioはφ2※同
期の信号である。キヤリー入力信号の遅れがゲー
ト容量等により、論理余裕時間より大きくなると
誤動作してしまう。
発明の目的
本発明は上記実情に鑑みてなされたもので、キ
ヤリー入出力信号の遅れ時間の余裕を倍以上にと
れるようにすることにより、前記演算の誤動作を
防止することができる演算処理回路を提供しよう
とするものである。
ヤリー入出力信号の遅れ時間の余裕を倍以上にと
れるようにすることにより、前記演算の誤動作を
防止することができる演算処理回路を提供しよう
とするものである。
発明の概要
本発明の概要は、読み込みクロツク信号φ1と
読み出しクロツク信号φ2により動作し、これら
クロツクφ1とφ2との間に単位演算、例えば各桁
においてそれぞれ１つの加算或いは減算を行なう
システムにおいて、前記クロツク信号φ1，φ2に
よる特定の演算処理にかかる時間が、前記単位演
算の時間では足りない時、例えば加減算において
キヤリーの出る可能性がある時、前記クロツク信
号φ2のパルスを間引くことにより、見かけ上論
理余裕時間が倍以上となり、以つて演算（例えば
加減算）の誤動作が防止できるようにしたもので
ある。
読み出しクロツク信号φ2により動作し、これら
クロツクφ1とφ2との間に単位演算、例えば各桁
においてそれぞれ１つの加算或いは減算を行なう
システムにおいて、前記クロツク信号φ1，φ2に
よる特定の演算処理にかかる時間が、前記単位演
算の時間では足りない時、例えば加減算において
キヤリーの出る可能性がある時、前記クロツク信
号φ2のパルスを間引くことにより、見かけ上論
理余裕時間が倍以上となり、以つて演算（例えば
加減算）の誤動作が防止できるようにしたもので
ある。
発明の実施例
以下図面を参照して本発明の一実施例を説明す
る。第２図は同実施例を示す構成図、第３図は同
構成の読み出しクロツクφ2を得る回路図である
が、同図は第１図のものと対応させた場合の例で
あるから、対応個所には同一付号を付して説明を
省略し、特徴とする点を説明する。本実施例の特
徴は、第１図のクロツクφ2※を、第４図に示さ
れるクロツクφ2とした点である。第３図の負論
理回路において、第４図に示されるコントロール
信号DELAYが供給される端子１１は、クロツク
信号φ1で成立するクロツクドインバータ１２の
入力となり、このクロツクドインバータ１２の出
力はオア回路１３の一方の入力となる。このオア
回路１３の出力はインバータ１４、及びクロツク
φ2※で成立するクロツクドインバータ１５の入
力となる。インバータ１４の出力はナンド回路１
６の一入力となり、クロツクドインバータ１５の
出力は、クロツクφ1で成立するクロツクドイン
バータ１７を介してナンド回路１６の他の入力と
なる。クロツクドインバータ１７の出力はインバ
ータ１８を介してオア１３の他の入力となる。ナ
ンド回路１６の出力はアンド回路１９の一方の入
力となり、クロツクφ2※は他方の入力となり、
アンド回路１９の出力としてクロツクφ2が得ら
れる。
る。第２図は同実施例を示す構成図、第３図は同
構成の読み出しクロツクφ2を得る回路図である
が、同図は第１図のものと対応させた場合の例で
あるから、対応個所には同一付号を付して説明を
省略し、特徴とする点を説明する。本実施例の特
徴は、第１図のクロツクφ2※を、第４図に示さ
れるクロツクφ2とした点である。第３図の負論
理回路において、第４図に示されるコントロール
信号DELAYが供給される端子１１は、クロツク
信号φ1で成立するクロツクドインバータ１２の
入力となり、このクロツクドインバータ１２の出
力はオア回路１３の一方の入力となる。このオア
回路１３の出力はインバータ１４、及びクロツク
φ2※で成立するクロツクドインバータ１５の入
力となる。インバータ１４の出力はナンド回路１
６の一入力となり、クロツクドインバータ１５の
出力は、クロツクφ1で成立するクロツクドイン
バータ１７を介してナンド回路１６の他の入力と
なる。クロツクドインバータ１７の出力はインバ
ータ１８を介してオア１３の他の入力となる。ナ
ンド回路１６の出力はアンド回路１９の一方の入
力となり、クロツクφ2※は他方の入力となり、
アンド回路１９の出力としてクロツクφ2が得ら
れる。
この第３図の回路において、加減算回路２1〜
２oにキヤリーが発生する可能性がある時、端子
１１の信号DELAYを“１”とする。すると、そ
の信号をクロツクφ1でクロツクドインバートし
た信号N1と、定常状態が“１”である信号N2の
反転信号との論理和をオア回路１３でとり、その
出力N5を反転した信号N3をナンド回路１６の入
力に得る。同じ信号N5をクロツクφ2※でクロツ
クドインバートした信号N6を更にクロツクφ1で
クロツクドインバートした信号N2をナンド回路
１６に得る。信号N2とN3の論理積をナンド回路
１６でとり、更にアンド回路１９でクロツクφ2
※との論理積をとると、信号N4は“０”であり、
クロツクφ2※が“１”となつても論理積が成立
しないので、この時のクロツクφ2※はアンド回
路１９の出力とはならない。
２oにキヤリーが発生する可能性がある時、端子
１１の信号DELAYを“１”とする。すると、そ
の信号をクロツクφ1でクロツクドインバートし
た信号N1と、定常状態が“１”である信号N2の
反転信号との論理和をオア回路１３でとり、その
出力N5を反転した信号N3をナンド回路１６の入
力に得る。同じ信号N5をクロツクφ2※でクロツ
クドインバートした信号N6を更にクロツクφ1で
クロツクドインバートした信号N2をナンド回路
１６に得る。信号N2とN3の論理積をナンド回路
１６でとり、更にアンド回路１９でクロツクφ2
※との論理積をとると、信号N4は“０”であり、
クロツクφ2※が“１”となつても論理積が成立
しないので、この時のクロツクφ2※はアンド回
路１９の出力とはならない。
この時信号N2の反転信号N7は“０”になつて
おり、DELAY信号は“１”のままなのでN1は
“０”，N5も“０”となりN2は１ビツト遅れて
“０”となる。この時N2の反転信号N7は“１”
となりオア回路１３とインバータを通した出力
N3は“０”となる。このためナンド回路１６の
出力N4は“１”になり、クロツクφ2にはクロツ
クφ2※が出力される。このような動作で、信号
DELAYが“１”である限り、クロツクφ2はクロ
ツクφ2※の１ビツト抜きの信号が連続して得ら
れるものである。
おり、DELAY信号は“１”のままなのでN1は
“０”，N5も“０”となりN2は１ビツト遅れて
“０”となる。この時N2の反転信号N7は“１”
となりオア回路１３とインバータを通した出力
N3は“０”となる。このためナンド回路１６の
出力N4は“１”になり、クロツクφ2にはクロツ
クφ2※が出力される。このような動作で、信号
DELAYが“１”である限り、クロツクφ2はクロ
ツクφ2※の１ビツト抜きの信号が連続して得ら
れるものである。
上記のようにキヤリー出力の出る可能性がある
時、コントロー信号DELAYを“一”側即ち論理
“１”にすることによりクロツクφ2※の論理
“１”が禁止され、読み出しクロツクφ2は見かけ
上周期が倍となる。この回路においては、信号
DELAYを必要な時間だけ論理“１”にすること
により、１個おきにクロツクφ2※の論理を禁止
できる。これによりつくられた信号φ2をDELAY
を含めたすべてのロジツク用の読み出信号として
使用する。ここで読み込み用の信号φ1の周期は
変わつていないが、読み出し用信号φ2は２倍の
周期となつているため、２度読み込んではいる
が、見かけ上２倍の周期のクロツクと同一とな
る。従つてクロツクφ2が論理“１”になつてか
ら、クロツクφ1が２度目の論理“１”になるま
での時間が論理余裕時間となり、通常の論理余裕
の倍以上の伝達遅れ時間まで正常の動作が期得で
きるものである。
時、コントロー信号DELAYを“一”側即ち論理
“１”にすることによりクロツクφ2※の論理
“１”が禁止され、読み出しクロツクφ2は見かけ
上周期が倍となる。この回路においては、信号
DELAYを必要な時間だけ論理“１”にすること
により、１個おきにクロツクφ2※の論理を禁止
できる。これによりつくられた信号φ2をDELAY
を含めたすべてのロジツク用の読み出信号として
使用する。ここで読み込み用の信号φ1の周期は
変わつていないが、読み出し用信号φ2は２倍の
周期となつているため、２度読み込んではいる
が、見かけ上２倍の周期のクロツクと同一とな
る。従つてクロツクφ2が論理“１”になつてか
ら、クロツクφ1が２度目の論理“１”になるま
での時間が論理余裕時間となり、通常の論理余裕
の倍以上の伝達遅れ時間まで正常の動作が期得で
きるものである。
発明の効果
以上説明した如く本発明によれば、システムの
読み出出クロツクφ2を必要に応じて間引くよう
にしたので、クロツクφ1，φ2間の単位演算に誤
動作が生じることのない演算処理回路が提供でき
る。また本発明ではあくまで読み込みクロツク
φ1と読み出しクロツクφ2の２クロツクであり、
しかもこのうちの１クロツクのみから「間引く」
というやり方で演算回路の誤動作を防止しいる。
このためクロツク数も少なく構成が単純になると
いう利点がある。
読み出出クロツクφ2を必要に応じて間引くよう
にしたので、クロツクφ1，φ2間の単位演算に誤
動作が生じることのない演算処理回路が提供でき
る。また本発明ではあくまで読み込みクロツク
φ1と読み出しクロツクφ2の２クロツクであり、
しかもこのうちの１クロツクのみから「間引く」
というやり方で演算回路の誤動作を防止しいる。
このためクロツク数も少なく構成が単純になると
いう利点がある。
また本発明は、クロツクパルス間隣接時間（最
小論理演算時間）の制御を行なうことにより、演
算のスピードアツプと誤動作防止を行なうもので
ある。これに対し従来公知例として、特公昭50−
13617号公報がある。これは、上記本発明の最小
論理演算時間の制御を行なうものではなく、この
最小論理演算時間は一定として、信号SCにより
演算に必要なビツトパルス数の制御を行なうもの
である。しかしながらこの公知例と本発明は、共
に演算のスピードアツプ化をはかるものであるも
のの、上記公知例は上記ビツトパルス数の制御の
みによる演算スピードアツプ効果をねらつたもの
であるにすぎず、本発明の上記クロツクパルス間
の隣接時間の制御を行なえば、更に演算のスピー
ドアツプが期待できるものである。例えば本発明
は、上記クロツクの隣接時間の多様化が行なえる
ことにより、演算の種類に応じて上記クロツクの
隣接時間を選ぶことができ、従つて最適クロツク
隣接時間を採用して、上記演算の種類に合つた最
高の演算処理速度が得られるが、ちなみに上記公
知例ではそういう類の操作はできないものであ
る。
小論理演算時間）の制御を行なうことにより、演
算のスピードアツプと誤動作防止を行なうもので
ある。これに対し従来公知例として、特公昭50−
13617号公報がある。これは、上記本発明の最小
論理演算時間の制御を行なうものではなく、この
最小論理演算時間は一定として、信号SCにより
演算に必要なビツトパルス数の制御を行なうもの
である。しかしながらこの公知例と本発明は、共
に演算のスピードアツプ化をはかるものであるも
のの、上記公知例は上記ビツトパルス数の制御の
みによる演算スピードアツプ効果をねらつたもの
であるにすぎず、本発明の上記クロツクパルス間
の隣接時間の制御を行なえば、更に演算のスピー
ドアツプが期待できるものである。例えば本発明
は、上記クロツクの隣接時間の多様化が行なえる
ことにより、演算の種類に応じて上記クロツクの
隣接時間を選ぶことができ、従つて最適クロツク
隣接時間を採用して、上記演算の種類に合つた最
高の演算処理速度が得られるが、ちなみに上記公
知例ではそういう類の操作はできないものであ
る。
第１図は従来の演算システムの構成図、第２図
は本発明の一実施例の構成図、第３図は同構成の
クロツク信号を得る回路図、第４図は同構成の動
作を示すタイミング波形図である。 １……システム、２1〜２o……加減算回路、
FF1〜FFo……フリツプフロツプ、１２，１５，
１７……クロツクドインバータ、１３……オア回
賄、１４，１８……インバータ、１６……ナンド
回路、１９……アンド回路。
は本発明の一実施例の構成図、第３図は同構成の
クロツク信号を得る回路図、第４図は同構成の動
作を示すタイミング波形図である。 １……システム、２1〜２o……加減算回路、
FF1〜FFo……フリツプフロツプ、１２，１５，
１７……クロツクドインバータ、１３……オア回
賄、１４，１８……インバータ、１６……ナンド
回路、１９……アンド回路。
Claims (1)
- １ 演算結果の読み込みクロツク信号φ1と読み
出しクロツク信号φ2により動作し前記クロツク
信号φ2とφ1間に単位論理演算を行なうシステム
の演算処理回路において、キヤリーが発生する場
合、前記キヤリーの発生を予知する信号にもとづ
き、前記クロツク信号φ2のパルスを間引いて前
記単位論理演算時間を制御する手段を具備したこ
とを特徴とする多段の演算処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20424081A JPS58105348A (ja) | 1981-12-17 | 1981-12-17 | 演算処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20424081A JPS58105348A (ja) | 1981-12-17 | 1981-12-17 | 演算処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105348A JPS58105348A (ja) | 1983-06-23 |
| JPH0225539B2 true JPH0225539B2 (ja) | 1990-06-04 |
Family
ID=16487163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20424081A Granted JPS58105348A (ja) | 1981-12-17 | 1981-12-17 | 演算処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0413023U (ja) * | 1990-05-25 | 1992-02-03 |
-
1981
- 1981-12-17 JP JP20424081A patent/JPS58105348A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0413023U (ja) * | 1990-05-25 | 1992-02-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105348A (ja) | 1983-06-23 |
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