JPS601650B2 - １ビツト遅延型全加算器 - Google Patents
１ビツト遅延型全加算器Info
- Publication number
- JPS601650B2 JPS601650B2 JP3670677A JP3670677A JPS601650B2 JP S601650 B2 JPS601650 B2 JP S601650B2 JP 3670677 A JP3670677 A JP 3670677A JP 3670677 A JP3670677 A JP 3670677A JP S601650 B2 JPS601650 B2 JP S601650B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- main circuit
- output
- full adder
- carry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
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- Mathematical Analysis (AREA)
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
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- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は全加算器の加算出力、桁上げ出力をそれぞれ１
ビット遅らせる動作と等価の動作を行なう１ビット遅延
型全加算回路に関するものである。
ビット遅らせる動作と等価の動作を行なう１ビット遅延
型全加算回路に関するものである。
第１図は直並列乗算回路といわれるもので、１１，１２
，…ｌｎはシリアルに変化する被乗数データＸを共通入
力とし、他の入力としてＲＯＭ等から乗数データｙ，，
ｙ２，・・・ｙｕを受けるアンド回路で、これらアンド
回路１，，１２，…ｌｎの出力は全加算器２，，２２，
・・・２ｎに被加数データとして供給される。
，…ｌｎはシリアルに変化する被乗数データＸを共通入
力とし、他の入力としてＲＯＭ等から乗数データｙ，，
ｙ２，・・・ｙｕを受けるアンド回路で、これらアンド
回路１，，１２，…ｌｎの出力は全加算器２，，２２，
・・・２ｎに被加数データとして供給される。
全加算器２，は被加数データＡと加数データＢ及び桁上
げデータを含む全加算を行ない、加算出力Ｓを１ビット
シフトレジスタ３，に供給し、この加算にキャリー（桁
上げ）が生じた場合にはそのキャリー信号Ｃａを１ビッ
トシフトレジスタ４，を介して上位桁へ加算すべく帰還
させる。同様に全加算器２２，２３，・・・２ｎにおい
ても、前段の１ビットシフトレジスタ３，，３２，…の
出力を受けてそれぞれ加算を行ない、この加算結果に桁
上げが生じた場合にはキャリー信号を１ビットシフトレ
ジスタ４２，４３，・・・４ｎを介して帰還させる。上
記第１図の回路は、ＬＳＢ（ＬｅａｓｔＳｇｎｉｆｉ−
ｃａｎｔＢｉｔつまり重みづけの一番小さなビット）か
ら始まる直列データ入力Ｘと並列データ入力ｙ，，ｙ２
，…ｙｎを乗算する回路で、その乗算過程は、出力をＵ
とするとＵ＝〔｛（ｙ，．×・Ｚ‐１十ｙ２・×）ｒｌ
＋ｙ３・×｝Ｚ‐１十ｙｎ−，．Ｘ〕Ｚ‐１十ｙｎ．Ｘ
で表わされる。
げデータを含む全加算を行ない、加算出力Ｓを１ビット
シフトレジスタ３，に供給し、この加算にキャリー（桁
上げ）が生じた場合にはそのキャリー信号Ｃａを１ビッ
トシフトレジスタ４，を介して上位桁へ加算すべく帰還
させる。同様に全加算器２２，２３，・・・２ｎにおい
ても、前段の１ビットシフトレジスタ３，，３２，…の
出力を受けてそれぞれ加算を行ない、この加算結果に桁
上げが生じた場合にはキャリー信号を１ビットシフトレ
ジスタ４２，４３，・・・４ｎを介して帰還させる。上
記第１図の回路は、ＬＳＢ（ＬｅａｓｔＳｇｎｉｆｉ−
ｃａｎｔＢｉｔつまり重みづけの一番小さなビット）か
ら始まる直列データ入力Ｘと並列データ入力ｙ，，ｙ２
，…ｙｎを乗算する回路で、その乗算過程は、出力をＵ
とするとＵ＝〔｛（ｙ，．×・Ｚ‐１十ｙ２・×）ｒｌ
＋ｙ３・×｝Ｚ‐１十ｙｎ−，．Ｘ〕Ｚ‐１十ｙｎ．Ｘ
で表わされる。
ところで第１図に示す直並列乗算回路を集積回路（以下
ＩＣという）で実現する場合、その集積度を高めるため
には如何に少ない素子数で回路を構成できるかが問題に
なり、そのためには全加算器（例えば２，）、１ビット
シフトレジスタ（例えば３，，４，）で構成される１ビ
ット遅延型全加算器を最少素子数で形成できればよい。
ＩＣという）で実現する場合、その集積度を高めるため
には如何に少ない素子数で回路を構成できるかが問題に
なり、そのためには全加算器（例えば２，）、１ビット
シフトレジスタ（例えば３，，４，）で構成される１ビ
ット遅延型全加算器を最少素子数で形成できればよい。
第２図はＭＯＳトランジスタでＭＯＳ Ｉ Ｃ化された
従来の１ビット遅延型全加算器で、第１図と対応する個
所には同一符号を付しておく。第２図において全加算器
２，は入力Ａ，Ｂ及び下位からの桁上げ入力Ｃを加算し
、加算出力Ｓ及び上位への桁上げ出力Ｃａを得る。１ビ
ットシフトレジスタ３，，４，はダイナミック型１ビッ
トシフトレジスタで形成され、ＭＯＳトランジスタで形
成されたトランスフアゲートＴｒ，〜Ｔｒ４はそれぞれ
対応するクロックパルス？，，？２がゲートに供給され
た時のみ信号伝達を行ない、クロック信号が供給されな
い時は後段のＭＯＳトランジスタのゲートが有するキャ
パシタンスを利用して、クロツクパルスがなくなる直前
の状態を保持する。
従来の１ビット遅延型全加算器で、第１図と対応する個
所には同一符号を付しておく。第２図において全加算器
２，は入力Ａ，Ｂ及び下位からの桁上げ入力Ｃを加算し
、加算出力Ｓ及び上位への桁上げ出力Ｃａを得る。１ビ
ットシフトレジスタ３，，４，はダイナミック型１ビッ
トシフトレジスタで形成され、ＭＯＳトランジスタで形
成されたトランスフアゲートＴｒ，〜Ｔｒ４はそれぞれ
対応するクロックパルス？，，？２がゲートに供給され
た時のみ信号伝達を行ない、クロック信号が供給されな
い時は後段のＭＯＳトランジスタのゲートが有するキャ
パシタンスを利用して、クロツクパルスがなくなる直前
の状態を保持する。
従って第３図に示す如き位相の異なる２つのクロックパ
ルス？・，め２をそれぞれ書き込みパルス、読み出しパ
ルスとすれば、１ビットシフトレジスタ３・，４，はク
ロツクマ２ に同期した入力信号を１ビット遅延させて
出力側に伝える動作をする。その各点の動作波形図は第
３図に示される。しかしながらこのような従来の回路構
成では、全加算器に１ビットシフトレジスタを接続する
という方法をとっていたため、素子数は“全加算器の素
子数”十“シフトレジスタの素子数”＝３針固必要で、
これでは未だ不満足なものであった。本発明は上記実情
に鑑みてなされたもので、全加算出力を１ビット遅延さ
せる機能を、従来の回路より少ない素子数でＭＯＳ集積
回路として実現することができる１ビット遅延型全加算
器を提供しようとするものである。以下第４図を参照し
て本発明の一実施例を説明する。
ルス？・，め２をそれぞれ書き込みパルス、読み出しパ
ルスとすれば、１ビットシフトレジスタ３・，４，はク
ロツクマ２ に同期した入力信号を１ビット遅延させて
出力側に伝える動作をする。その各点の動作波形図は第
３図に示される。しかしながらこのような従来の回路構
成では、全加算器に１ビットシフトレジスタを接続する
という方法をとっていたため、素子数は“全加算器の素
子数”十“シフトレジスタの素子数”＝３針固必要で、
これでは未だ不満足なものであった。本発明は上記実情
に鑑みてなされたもので、全加算出力を１ビット遅延さ
せる機能を、従来の回路より少ない素子数でＭＯＳ集積
回路として実現することができる１ビット遅延型全加算
器を提供しようとするものである。以下第４図を参照し
て本発明の一実施例を説明する。
即ち本回路は、全加算の反転出力を得る主回路１１と、
その被加数入力部、加数入力部及び下位からのキャリー
入力部にそれぞれ介挿されたＭＯＳトランジスタよりな
るトランスフアゲート１２，１３及び１４と、主回路１
１の加算出力部及び上位へのキャリー出力部にそれぞれ
介挿され全たＭＯＳトランジスタよりなるトランスフア
ゲート１５及び１６と、これらトランスフアゲート１５
，１６の各信号伝送路にそれぞれ介挿されたィンバ−夕
１７，１８とを具備しており、上記トランスフアゲート
１２〜１４を書込みクロックパルス０，で開閉制御し、
トランスフアゲート１５，１６を読出しクロックパルス
？２で開閉制御するものである。上記主回路１１は、ア
ンド回路１９〜２２、ノア回路２３と、アンド回路２４
〜２６、ノァ回路２７よりなり、第２図の全加算回路２
，内のノア出力段のィンバータのみを省略した構成であ
るから、この主回路１１からは全加算の反転出力が得ら
れることは明らかである。また第４図において論理記号
で示されたゲート回路は、具体的にはＭＯＳトランジス
タ回路で形成されている。また、キヤリー信号Ｃａ′は
キヤリー信号Ｃとして帰還される。第５図は第４図の回
路の動作を示すタイミングチャートであり、少，は書込
みクロックパルス、？２は読出しクロツクパルス、Ａは
被加数入力、Ｂは加数入力、Ｃは下位からのキャリー入
力、ｉ〜ｒは第４図に示さられる各点の信号波形を示し
ている。
その被加数入力部、加数入力部及び下位からのキャリー
入力部にそれぞれ介挿されたＭＯＳトランジスタよりな
るトランスフアゲート１２，１３及び１４と、主回路１
１の加算出力部及び上位へのキャリー出力部にそれぞれ
介挿され全たＭＯＳトランジスタよりなるトランスフア
ゲート１５及び１６と、これらトランスフアゲート１５
，１６の各信号伝送路にそれぞれ介挿されたィンバ−夕
１７，１８とを具備しており、上記トランスフアゲート
１２〜１４を書込みクロックパルス０，で開閉制御し、
トランスフアゲート１５，１６を読出しクロックパルス
？２で開閉制御するものである。上記主回路１１は、ア
ンド回路１９〜２２、ノア回路２３と、アンド回路２４
〜２６、ノァ回路２７よりなり、第２図の全加算回路２
，内のノア出力段のィンバータのみを省略した構成であ
るから、この主回路１１からは全加算の反転出力が得ら
れることは明らかである。また第４図において論理記号
で示されたゲート回路は、具体的にはＭＯＳトランジス
タ回路で形成されている。また、キヤリー信号Ｃａ′は
キヤリー信号Ｃとして帰還される。第５図は第４図の回
路の動作を示すタイミングチャートであり、少，は書込
みクロックパルス、？２は読出しクロツクパルス、Ａは
被加数入力、Ｂは加数入力、Ｃは下位からのキャリー入
力、ｉ〜ｒは第４図に示さられる各点の信号波形を示し
ている。
以下このタイミングチャートをも適宜参照して第４図の
動作を説明する。いま第５図のＡ，Ｂ，Ｃの如き入力が
主回路１１は与えられたとすると、これら入力Ａ，Ｂ，
Ｃは、クロツク？，の立上りタイミングで書込まれてｊ
，ｋ，１の波形となり、これらはアンド回路２４，２５
，２６のアンド入力となって、そのアンド出力をノア回
路２７に供給するとその出力波形はｐとなる。この出力
ｐは、クロック？，による半ビット遅れのキャリー反転
出力であるが、この出力はアンド回路１９〜２２の１入
力となり、前記信号ｉ〜１と共にアンド回路１９〜２２
、ノア回路２３を経て、クロックＪ，による半ビット遅
れの加算反転出力ｍが得られる。そしてｍとｐの信号は
クロック◇２ のタイミングｎ，ｑの波形となり、かつ
インバータ１７，１８で反転されて加算出力Ｓ′（ｏの
波形）、キャリー出力Ｃａ′（ｒの波形）が得られるも
のである。この出力Ｓ′，Ｃａ′は入力Ａ，Ｂ，Ｃの全
加算結果を１ビット遅らせたもので、第５図の点線イ，
口，…は下表の全加算真理値表と１ビット遅れで対応関
係にあることを示したものであり、１ビット遅れの全加
算動作をしていることが分る。
動作を説明する。いま第５図のＡ，Ｂ，Ｃの如き入力が
主回路１１は与えられたとすると、これら入力Ａ，Ｂ，
Ｃは、クロツク？，の立上りタイミングで書込まれてｊ
，ｋ，１の波形となり、これらはアンド回路２４，２５
，２６のアンド入力となって、そのアンド出力をノア回
路２７に供給するとその出力波形はｐとなる。この出力
ｐは、クロック？，による半ビット遅れのキャリー反転
出力であるが、この出力はアンド回路１９〜２２の１入
力となり、前記信号ｉ〜１と共にアンド回路１９〜２２
、ノア回路２３を経て、クロックＪ，による半ビット遅
れの加算反転出力ｍが得られる。そしてｍとｐの信号は
クロック◇２ のタイミングｎ，ｑの波形となり、かつ
インバータ１７，１８で反転されて加算出力Ｓ′（ｏの
波形）、キャリー出力Ｃａ′（ｒの波形）が得られるも
のである。この出力Ｓ′，Ｃａ′は入力Ａ，Ｂ，Ｃの全
加算結果を１ビット遅らせたもので、第５図の点線イ，
口，…は下表の全加算真理値表と１ビット遅れで対応関
係にあることを示したものであり、１ビット遅れの全加
算動作をしていることが分る。
また比較のため、第２図の回路構成で同機の入力信号を
加えた時の第２図のｈ，ｉの波形を第５図に示してある
。即ちこのｈ，ｉの波形とｏ，ｒの波形を比較すれば分
るように、共に相対応する波形となっている。第４図の
如き構成にすると、第２図の場合よりィンバータが４個
少なくなっているのに対し、増加しているのはトランス
フアゲート１個だけである。
加えた時の第２図のｈ，ｉの波形を第５図に示してある
。即ちこのｈ，ｉの波形とｏ，ｒの波形を比較すれば分
るように、共に相対応する波形となっている。第４図の
如き構成にすると、第２図の場合よりィンバータが４個
少なくなっているのに対し、増加しているのはトランス
フアゲート１個だけである。
従って４×２−１＝７個の素子が節約できるから、本回
路をＩＣ化した場合の集積度が向上する。またＭＯＳＩ
Ｃの消費電流は負荷ＭＯＳの数に比例するので、従来
の回路に比べィンバータが少ない分だけ消費電流が低減
される。また各トランスフアゲートの信号出力端は、ゲ
ート回路を構成するＭＯＳトランジスタのゲート電極に
接続される構成となるから、各トランスフアゲートの信
号出力端での信号記憶は確実に行なわれる。第６図、第
７図はそれぞれ本発明の他の実施例で、第４図の主回路
１１のみを変形させた場合の例である。第６図、第７図
の主回路１１は、従釆公知の全加算回路においてその加
算出力部及びキャリー出力部のィンバータをそれぞれ１
個省略しただけのものであるから、これら第６図、第７
図の主回路１１においても前実施例の場合と同様に全加
算の反転出力が得られるものであり、従って回路動作も
前実施例と同機となるので、対応する個所には同一符号
を付して説明を省略する。第８図、第９図は本発明の更
に別の効果を説明するための１ビット遅延型全加算回路
図であり、第８図が主回路１１の前にトランスフアゲー
ト１２〜１４のある場合、第９図が主回路１１の後にト
ランスフアゲート３１，３２のある場合を示す。図中３
３はゲート回路、３４は同期回路で、ここでは同期回路
３４はクロック◇２に同期させた信号を出力する。ここ
でトランスフアゲートが第８図の如く主回路１１の前に
あるということは、回路の動作速度を上げるという点で
重要な意味がある。即ちトランスフアゲートが主回路１
１の前にある方が、第９図の如く後にあるよりも動作速
度を上げることができる。一般に同期回路の動作速度（
クロックの周波数）は、読み出しパルス◇２に同期した
信号が次段の書き込みパルス少，で動作するトランスフ
ァゲートに到達するまでの遅れ時間の大きさによって決
まる。
路をＩＣ化した場合の集積度が向上する。またＭＯＳＩ
Ｃの消費電流は負荷ＭＯＳの数に比例するので、従来
の回路に比べィンバータが少ない分だけ消費電流が低減
される。また各トランスフアゲートの信号出力端は、ゲ
ート回路を構成するＭＯＳトランジスタのゲート電極に
接続される構成となるから、各トランスフアゲートの信
号出力端での信号記憶は確実に行なわれる。第６図、第
７図はそれぞれ本発明の他の実施例で、第４図の主回路
１１のみを変形させた場合の例である。第６図、第７図
の主回路１１は、従釆公知の全加算回路においてその加
算出力部及びキャリー出力部のィンバータをそれぞれ１
個省略しただけのものであるから、これら第６図、第７
図の主回路１１においても前実施例の場合と同様に全加
算の反転出力が得られるものであり、従って回路動作も
前実施例と同機となるので、対応する個所には同一符号
を付して説明を省略する。第８図、第９図は本発明の更
に別の効果を説明するための１ビット遅延型全加算回路
図であり、第８図が主回路１１の前にトランスフアゲー
ト１２〜１４のある場合、第９図が主回路１１の後にト
ランスフアゲート３１，３２のある場合を示す。図中３
３はゲート回路、３４は同期回路で、ここでは同期回路
３４はクロック◇２に同期させた信号を出力する。ここ
でトランスフアゲートが第８図の如く主回路１１の前に
あるということは、回路の動作速度を上げるという点で
重要な意味がある。即ちトランスフアゲートが主回路１
１の前にある方が、第９図の如く後にあるよりも動作速
度を上げることができる。一般に同期回路の動作速度（
クロックの周波数）は、読み出しパルス◇２に同期した
信号が次段の書き込みパルス少，で動作するトランスフ
ァゲートに到達するまでの遅れ時間の大きさによって決
まる。
従ってこの間のゲート回路の段数が少ないほど遅れ時間
も小さくなり、より高速な動作が可能となる。このよう
な観点から第８図と第９図において、◇２同期信号が、
ク。ックＪ，で動作するトランスフアゲートに到るまで
のゲート段数を比べると、明らかに第８図の如く主回路
１１の前にトランスフアゲートのある場合の方が少ない
ことが分る。つまり第９図では、主回路１１のゲート段
数が加わる。従って主回路の前にトランスフアゲートが
ある方が、より高速な動作ができるものである。なお、
本発明においてはィンバータ１７，１８の代りにナンド
回路やノア回路を用いてもよく、要は信号反転機能を有
した回路であればよい。
も小さくなり、より高速な動作が可能となる。このよう
な観点から第８図と第９図において、◇２同期信号が、
ク。ックＪ，で動作するトランスフアゲートに到るまで
のゲート段数を比べると、明らかに第８図の如く主回路
１１の前にトランスフアゲートのある場合の方が少ない
ことが分る。つまり第９図では、主回路１１のゲート段
数が加わる。従って主回路の前にトランスフアゲートが
ある方が、より高速な動作ができるものである。なお、
本発明においてはィンバータ１７，１８の代りにナンド
回路やノア回路を用いてもよく、要は信号反転機能を有
した回路であればよい。
また第４図のｏ点、ｒ点が別回路におけるゲート回路の
ＭＯＳトランジスタのゲート電極に接続される場合は、
そこで信号保持がなされるためーその場合はトランスフ
アゲート１５とィンバータ１７、トランスフアゲート１
６とインバータ１８をそれぞれ置き替えることができる
。以上説明した如く本発明によれば、使用素子数の低減
、消費電力の低減等が可能であるから、ＭＯＳ Ｉ Ｃ
化するのに適し、また回路の動作速度が向上する１ビッ
ト遅延型全加算器が提供できるものである。
ＭＯＳトランジスタのゲート電極に接続される場合は、
そこで信号保持がなされるためーその場合はトランスフ
アゲート１５とィンバータ１７、トランスフアゲート１
６とインバータ１８をそれぞれ置き替えることができる
。以上説明した如く本発明によれば、使用素子数の低減
、消費電力の低減等が可能であるから、ＭＯＳ Ｉ Ｃ
化するのに適し、また回路の動作速度が向上する１ビッ
ト遅延型全加算器が提供できるものである。
第１図は直並列乗算回路図、第２図は同回路で使用する
従釆の１ビット遅延型全加算回路図、第３図は同回路の
動作を示すタイミングチャート、第４図は本発明の一実
施例の回路図、第５図は同回路の動作を示すタイミング
チャート、第６図、第７図は本発明の他の実施例の回路
図、第８図、第９図は本発明の効果を説明するための１
ビット遅延型全加算回路図である。 １１・・・・・・主回路、１２〜１６・・・・・１トラ
ンスフアゲート、１７，１８……インバータ。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
従釆の１ビット遅延型全加算回路図、第３図は同回路の
動作を示すタイミングチャート、第４図は本発明の一実
施例の回路図、第５図は同回路の動作を示すタイミング
チャート、第６図、第７図は本発明の他の実施例の回路
図、第８図、第９図は本発明の効果を説明するための１
ビット遅延型全加算回路図である。 １１・・・・・・主回路、１２〜１６・・・・・１トラ
ンスフアゲート、１７，１８……インバータ。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
Claims (1)
- １ 全加算の反転出力を得る主回路と、この主回路の被
加数入力部、加数入力部及び下位からのキヤリー入力部
にそれぞれ介挿されたトランスフアゲートと、前記主回
路の加算出力部及び上位へのキヤリー出力部にそれぞれ
介挿されたトランスフアゲートと、該トランスフアゲー
トの各信号伝送路にそれぞれ介挿された信号反転回路と
を具備し、前記主回路の各入力部側トランスフアゲート
を書込みクロツクパルスで開閉制御しかつ主回路の各出
力部側トランスフアゲートを読出しクロツクパルスで開
閉制御することを特徴とする１ビツト遅延型全加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3670677A JPS601650B2 (ja) | 1977-03-31 | 1977-03-31 | １ビツト遅延型全加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3670677A JPS601650B2 (ja) | 1977-03-31 | 1977-03-31 | １ビツト遅延型全加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53121532A JPS53121532A (en) | 1978-10-24 |
| JPS601650B2 true JPS601650B2 (ja) | 1985-01-16 |
Family
ID=12477206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3670677A Expired JPS601650B2 (ja) | 1977-03-31 | 1977-03-31 | １ビツト遅延型全加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601650B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02259926A (ja) * | 1989-03-31 | 1990-10-22 | Hitachi Ltd | 加算制御方式 |
-
1977
- 1977-03-31 JP JP3670677A patent/JPS601650B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53121532A (en) | 1978-10-24 |
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