JPH02259926A

JPH02259926A - 加算制御方式

Info

Publication number: JPH02259926A
Application number: JP1082333A
Authority: JP
Inventors: Toru Nojiri; 徹野尻; Masahiro Uminaga; 正博海永
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 1990-10-22
Also published as: US5065353A; EP0390174A2; EP0390174A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、加算制御方式、すなわち、計算機の演算器を
構成する加算回路の制御方式に関し、特にデータおよび
アドレスに関してビット幅の長い計算機において、計算
機を制御するクロック幅を伸ばすことのない加算器の制
御方式、および、これをプログラム・カウンタの更新に
応用した加算制御方式ならびにスタックポインタの更新
に応用した加算制御方式に関する。

〔従来の技術〕

従来の加算機回路およびその制御方式については、ジェ
イ・ピー・ヘイズ著「コンピュータ・アーキテクチャ・
アンド・オーガニゼイシＪンＪ１９７８年、マグロ−ヒ
ル刊、第１７１頁〜第１７８頁（Ｊ　、　Ｐ　、　Ｈａ
ｙｓｓ。

“Ｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ａｎ
ｄ　Ｏｒｇａｎｉｚａｔｉｏｎ”１９７８、ＭｃＧｒａ
ｗ−Ｈｉｌｌ、ｐｐ、１７１−１７８）に詳細に記述さ
れている。

上記従来技術によれば、加算器回路は、リップル・キャ
リー・アダーを基本としたものを用いて実現されている
。ｎビットのリップル・キャリー・アダーは、ｎ個のフ
ルアダーをキャリーの入出力線に関して直列に連結した
もの（これを「キャリーチエイン」と呼ぶ）で構成され
る。それぞれのフルアダーはキャリービットを隣接した
フルアダーに供給する。そして、それぞれのフルアダー
は、キャリービットを隣接したフルアダーから受取ると
、２人カデータの該当ビットと受取ったキャリービット
とから、結果の該当ビットとキャリービットの値を確定
する。

このように、キャリービットがキャリーチエイン中をＬ
ＳＢからＭＳＢへと順に受は渡される状況を、キャリー
の伝播と呼んでいる。また、この加算器を用いてｎビッ
トの加算を行うのに要する時間は、フルアダーが２人カ
データの該当ビットと受取ったキャリービットとから、
結果の該当ビットとキャリービットの値を確定し、隣接
するフルアダーヘキャリービットを出力するまでの時間
をｄとすると、ｎｄとなる。

従来技術では、この加算器の処理は、１クロツクサイク
ルで完了するようにクロックが設定される。従って、こ
の加算器を含む計算機システムを制御するクロックの幅
は、ｎｄより長くなくてはならない。

また、キャリービットの伝播による遅延時間を短縮する
ことで加算器の処理速度の高速化を図ったものとして、
キャリー・ルックアヘッド・アダーがある。この加算器
は、二つの入力　Ｘ、Ｙを１ビツト毎に加算するのでは
なく、これをｍビットのＸ（ｉ）、Ｙ（ｉ）なる複数の
部分に分割し、ｍビット毎４ニーＸ（ｉ）、Ｙ（ｉ）、
Ｃ（ｉ−１）を入力とし、結果Ｚ（ｉ）とキャリービッ
トＣ（ｉ）とを生成する加算を順次行い、結果Ｚを生成
するものである。

これによれば、回路が複雑になるために、個々のｍビッ
トの加算を行う回路の処理時間は伸びるが、キャリービ
ットの伝播による遅延時間は１７ｍになる。

〔発明が解決しようとする課題〕

上記従来技術は、今後、計算機システムにおけるデータ
およびアドレスのビット幅が、３２ビツトから４８ビツ
ト、６４ビツト、もしくはそれ以上へと拡がる点につい
て配慮がなされておらず、ビット幅が拡がるにつれ、加
算器のキャリーチエインの長さが伸び、その結果、加算
器がクリティカルパスを含み、計算機システムを制御す
るクロックの幅を伸ばすという問題があった。

この問題を解決するために、上に述べたキャリー・ルッ
クアヘッド・アダーを用いても、データおよびアドレス
のビット幅が拡がる状況においては、結局、キャリーチ
エインが伸びる。もしくは、キャリーの先読みを行うビ
ット数を増やした結果、回路が複雑になる等から、加算
器がクリティカルパスを含み、本質的な解決とならない
。

また、更に、上記従来技術は、加算処理の２人カデータ
のうち、一方は少ないビット数で表現できる値である場
合が多いというプログラムの特性について配慮がなされ
ておらず、大部分の加算処理において、１クロツクサイ
クルの半ばにして結果の値が確定しており、計算機シス
テムは加算処理において無駄な時間を費やしているとい
う問題があった。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、今後、計算機システムにおけるデータおよびアド
レスのビット幅が拡がった際に、加算器がクリティカル
パスを含み、その結果、計算機システムを制御するクロ
ックの幅が伸びることを防ぐことを可能とする加算制御
方式を提供することにある。

また、通常の加算器処理以外にも、プログラムカウンタ
の更新ならびにスタックポインタの更新等、加算処理に
おける２人カデータのうち一方は少ないビット数で表現
できる値である場合が多いというプログラムの特性につ
いて配慮し、従来技術で費やしていた加算処理における
無駄時間を省略することを可能とする加算制御方式を提
供することにある。

〔課題を解決するための手段〕

本発明の上記目的は、二つのｎビットの数Ｘ。

Ｙを入力とし、これをｎ（ｉ）ビットの　Ｘ（ｉ）、Ｙ
（ｉ）（、：ｍ、１ｍで、ｉ＞Ｏ，ＬＳＢはｘ（１）、
Ｙ（ｉ）に含まれる）なる複数の部分に分割し、前記ｎ
ビットの数Ｘ（ｉ）、Ｙ（ｉ）およびキャリービットＣ
（ｉ−１）で全加算を行い（但し、Ｃ（０）＝０）、結
果Ｚ（ｉ）とキャリービットＣ（ｉ）とを生成し、該Ｚ
（ｉ）からｎビットの数Ｚを結果として出力する加算器
において、前記ｎビットの数Ｘ（ｉ）、Ｙ（ｉ）および
キャリービットＣ（ｉ−１）を入力してがら。

結果Ｚ（ｉ）とキャリービットＣ（ｉ）を生成し、これ
を隣接する加算器に出力するまでに要する時間に関して
、前記複数の部分に分割した各部分に対する時間のうち
の最長のものをクロック幅として、各部分の加算器の処
理を制御することを特徴とする加算制御方式、または、
プログラムカウンタの更新ならびにスタックポインタの
更新等を行う加算処理を、上述の加算制御方式により実
現することによって達成される。

（作用〕本発明に係る加算制御方式においては、二つのｎビット
の数Ｘ、Ｙを入力とし、それをｎ（ｉ）ビットのＸ（ｉ
）、Ｙ（ｉ）（但し、ｉ＞Ｏ，ＬＳＢはＸ（１）、Ｙ（
１）に含まれる）なる複数の部分に分割し、それぞれ、
Ｘ（ｉ）とＹ（ｉ）とＣ（ｉ−１）とで全加算を行い（
但し、Ｃ（０）＝０）、結果Ｚ（ｉ）とキャリービット
Ｃ（ｉ）とを生成し、Ｚ（ｉ）からｎビットの数２を結
果として出力する加算器において、クロックにより各部
分の加算処理を制御する。すなわち、第１サイクルにお
いて全Ｘ（ｉ）、Ｙ（ｉ）に関して排他的論理和と論理
積をとり、その結果をそれぞれ　ｚ（ｘ）、ｇ（１）と
し、同時に、Ｚ（１）＝ｚ（１）、Ｃ（１）＝ｇ（１）
とし、以下順次、第ｉサイクルで　ｚ（ｘ）、ｇ（ｘ）
およびＣ（ｉ−１）からＺ（ｉ）とＣ（ｉ）とを定め、
すべてのｉ≧ｊに関して、キャリービットＣ（ｉ　）が
Ｏである場合、第ｊ＋１サイクルでＺ（ｉ）＝ｚ（ｉ）
（但し、ｉ＞ｊ）とし、全Ｚ（ｉ）を連結してｎビット
の数Ｚを出力するよう動作する。

これによって、ｎビットの数Ｚが結果の値として確定さ
れるので、誤動作することがない、その他の詳細な作用
については、実施例の説明中で説明することにする。

［実施例〕以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は１本発明の一実施例である６４ビツトの加算器
を示すブロック図である１本実施例の加算器は、６４ビ
ツトの数ＸとＹを入力とし、６４ビツトの数Ｚを出力す
るものである。

本実施例の加算器は、四個の１６ビツトの加算器１０ａ
〜１０ｄ、クロック信号１２により制御される三個のラ
ッチｌｌａ〜ｌｌｃおよび出力制御回路１３から構成さ
れており、６４ビツトの数ＸとＹを１６ビツトの数Ｘ　
４−　Ｘ　ｓ　−Ｘ　ｚ　−Ｘ　１；　Ｙ　４　、Ｙ　
ａ　、Ｙ　ｚ　−Ｙ　１ニ分割して、それぞれ加算器１
０ｄ　、１０ｃ　、１０ｂおよび１０ａにより１６ビツ
ト単位で処理を行うものである。

加算器１０ｄ、１０ｃ、１０ｂおよび１０ａ間のキャリ
ーＣ１，Ｃ，およびＣ２の信号伝播は、クロック信号１
２により制御される三個のラッチ１１　ａ　、１１　ｂ
　、１１　ｃにより制御される。つまり、クロックの立
上がりによって、それまでラッチに入力されていたキャ
リーの値が、次のクロックの立上がりまで出力側に保持
される。また、加算処理が始まる第１サイクルのクロッ
クの立上がりによって、三個のラッチ１１　ａ　、１１
　ｂ　、１１　ｃの値が０にセットされ、入力Ｘ４゜Ｘ
ｚ−Ｘｓ−Ｘｔ　：　Ｙａ、Ｙａ−Ｙｓ−Ｙｔが有効値
となり、それぞれの加算器１０ｄ、１０ｃ、１０ｂおよ
び１０ａで加算処理が開始され、次のクロックの立上が
りまでに＊　Ｚ＊ｊＺｓｓＺ＊＊Ｚｔｅｆ！：＊ｅｇ３
ｓｇｚ＊ｇ１ｖＣｚ＋ＣｚｔＣ３の値が確定する。

ここで、ＺｉはＸ　ｉ、Ｙ　ｉｙ　Ｃｈ−１の三つの排
他的論理和ｙｇｉはＸ、とＹｌとの論理積である。キャ
リーＣ工、Ｃ２およびＣ３の信号伝播は、クロック信号
１２により制御される三個のラッチ１１　ａ　、１１　
ｂ　、１１　ｃにより制御されるため、Ｃ１−ｘの値は
、第ｉサイクルのクロックの立上がりまでに入力ＸとＹ
に対する値に確定する。従って、２４は入力ＸとＹに対
する値に、第ｉ＋１サイクルのクロック立上がりまでに
確定する。

ところで−Ｃ，−Ｘが０でｇｉ（但し、すべてのｉ≧ｊ
）が０であると、帰納的にＣｉ（但し、すべてのｉ≧ｊ
）はＯとなる。従って、その時点、つまり、第１サイク
ルのクロックの立上がりでのｚ４１Ｚ３＊Ｚ２ｅＺ工の
値は、入力Ｘ、Ｙに対する加算結果Ｚに対する２４．２
．、２□ＺＬの値に確定している。

そこで、第５サイクルのクロック立上がりまで処理を続
ける必要がない。

上記Ｚ４ｔＺａｔＺｉｔＺｉの値が、入力ＸとＹに対す
る加算結果Ｚに対する　ｚ、、ｚ、、ｚ、、ｚｌの値に
確定していることを示すのが、バリッドシグナル１４で
ある。出力制御回路１３は１ｇ４ｔｇａｙｇｚｔｇ工。

Ｃ１，Ｃ，、Ｃ，を基にバリッドシグナル１４を生成す
る機能を有するものである。

第２図は、上記出力制御回路１３の詳細な構成を示すも
のである。本回路は、４人力ＮＯＲ回路２〇−１，３人
力ＮＯＲ回路２０−２．２人力ＮＯＲ回路２０−３．ク
ロックカウンタ回路２１（２１−１〜２ｌ−４）、　４
人力ＯＲ回路２５から構成されている。

クロックカウンタ回路２１−１は、入力として、クロッ
ク１２，１ビツトのシグナルｚｚ−ｉ、　ｎビットのカ
ウンタ指示信号２３．後述するスタートシグナル（加算
処理開始信号）　１０３．出力として１ビツトのシグナ
ル２７−１を有する。このクロックカウンタ回路２１−
１は、スタートシグナル１０３がアサートされている状
態でクロック１２が立上がったサイクルを第１サイクル
とし、上述の３ビツトのカウンタ指示信号２３の値が示
すサイクルのクロックの立上がり時点での１ビツトのシ
グナル２２−１の値を、１ビツトのシグナル２７−１に
出力し、その値をそのサイクル中保持し続け、また、そ
れ以外の時点では、値″０”を１ビツトのシグナル２７
−１に出力する。

従って、クロックカウンタ回路２１−１は、第５サイク
ルのクロックの立上がり時点で、１ビツトのシグナル２
２−１の値、っまり“′１″を、１ビツトのシグナル２
７−１に出力し、同様に、クロックカウンタ回路２１−
２は、第２サイクルのクロックの立上がり時点で、１ビ
ツトのシグナル２２−２の値を、１ビツトのシグナル２
７−２に出力し、クロックカウンタ回路２１−３は、第
３サイクルのクロックの立上がり時点で、１ビツトのシ
グナル２２−３の値を、１ビツトのシグナル２７−３に
出力し、クロックカウンタ回路２１−４は、第４サイク
ルのクロックの立上がり時点で、１ビツトのシグナル２
２−４の値を、１ビツトのシグナル２７−４に出力する
。

４人力ＮＯＲ回路２０−１は、入力　ｇ４ｔｇｓｍｇｚ
およびＣ工のすべてが“０”のときに、１ビツトのシグ
ナル２２−２の値を′１”とする、３人力ＮＯＲ回路２
０−２は、入力ｆ１４ｅｇｓ、ｃ＊のすべてが０”のと
きに、１ビツトのシグナル２２−３の値を“１”とする
。

また、２人力ＮＯＲ回路２０−３は、入力　ｇ　４　ｔ
　Ｃｓのすべてが“０”のときに、１ビツトのシグナル
２２−４の値を′１″とする。

４人力ＯＲ回路２５は、四ツノ入力２７−１〜２７−４
の論理和をとり、出力として、前述のバリッドシグナル
１４を生成する。従って、バリッドシグナル１４は、第
１サイクルではａｔ　Ｑ　９２を、第２サイクルでは１
ビツトのシグナル２２−２の値を、第３サイクルでは１
ビツトのシグナル２２−３の値を、第４サイクルでは１
ビツトのシグナル２２−４の値を、第５サイクルでは１
ビツトのシグナル２２−１の値、つまり１１１”を出力
する。

上記実施例の出力制御回路１３によれば、クロックカウ
ンタ回路２１（２１−１〜２ｌ−４）と、論理回路との
組合せによって、バリッドシグナル１４を生成すること
ができる。また、これを用いる前述の実施例においては
、Ｃ，−１がＯで　ｇｓｃ但し、すべてのｉ≧ｊ）が０
で、帰納的にＣｉ（但し、すべてのｉ≧ｊ）が０となる
と、本来は、第５サイクルのクロック立上がりまで処理
を続ける必要があるところを、Ｚ４ｔＺ３１Ｚ１ｊＺ１
の値が、入力ｘ、ｙに対する加算結果Ｚに対する　ｚ、
、ｚ３．ｚ、、ｚ、の値に確定している第ｊサイクルの
クロックの立上がりで処理を打切ることが可能となると
いう効果がある。

第３図は、本発明の第二の実施例である、６４ビツトの
数Ｘと１６ビツトの数Ｙを入力とし、６４ビツトの数Ｚ
を出力する加算器のブロック図である。

本実施例の加算器は、四個の１６ビツトの加算器１０ａ
〜１０ｄ、クロック信号１２により制御される三個のラ
ッチＬｌａ〜ｌｉｃおよび出力制御回路１３から構成さ
れており、６４ビツトの数Ｘを１６ビツトの数Ｘ４．Ｘ
、、Ｘ２およびＸ工に分割し、それぞれ、加算器１０ｄ
　、１０ｃ　、１０ｂおよび１０ａにより１６ビツト単
位で処理を行うものである。

加算器１０ｄ　、１０ｃ　、１０ｂおよび１０ａ間のキ
ャリーｃ　ｚ　ｔ　ｃ　ｉおよびＣ３の信号伝播は、ク
ロック信号１２により制御される三個のラッチ１１　ａ
　、１１　ｂ　、１１　ｃにより制御される。つまり、
クロックの立上がりによって、それまでラッチに入力さ
れていたキャリーの値が、次のクロックの立上がりまで
出力側に保持される。また、加算処理が始まる第１サイ
クルのクロックの立上がりによって、三個のラッチ１１
　ａ　、１１　ｂ　、１１　ｃの値が０にセットされ、
入力Ｘ　４１ｘ、、ｘ、、ｘｉ；　ｙが有効値となり、
それぞれの加算器１０ｄ、１０ｃ、１０ｂおよび１０ａ
で加算処理が開始され、次のクロックの立上がりまでに
＊ｚ４１ｚ３ｔＺ　ｘ　＋　Ｚ　ｈ　＋　ｇ　Ｌ　ｅ　
Ｃ□＃　Ｃｚ　＋　Ｃａの値が確定する。ココで、Ｚｉ
はＸｉ＊Ｙｉ＋Ｃ１−２の三つの排他的論理和、ｇｉは
ＸｉとＹｉとの論理積である。キャリーＣ工。

Ｃ２およびＣ１の信号伝播は、クロック信号１２により
制御される三個のラッチ１１　ａ　、１１　ｂ　、１１
　ｃにより制御されるため、Ｃ，、の値は第１サイクル
のクロックの立上がりまでに入力Ｘ、Ｙに対する値に確
定する。従って、Ｚｉは入力Ｘ、Ｙに対する値に、第ｉ
＋１サイクルのクロック立上がりまでに確定する。

ところで、Ｃ４−１が０で　ｇｉ（但し、すべてのｉ≧
ｊ）が０であると、前述の如く、帰納的にＣｉ（但し、
すべてのｉ≧ｊ）はＯとなる。従って、その時点、つま
り、第ｊサイクルのクロックの立上がりでのｚ４ｔｚｉ
ｔｚｔｔｚｉの値は、入力Ｘ、Ｙに対する加算結果Ｚに
対する２４．２３．２．およびＺｌの値に確定している
。そこで、第５サイクルのクロック立上がりまで処理を
続ける必要がない、上述のＺｌｌＺ３ｔＺｔｔＺｌの値
が、入力Ｘ、Ｙに対する加算結果２に対するｚ４．ｚ、
、ｚ、、ｚ工の値に確定していることを示すのが、バリ
ッドシグナル！４であることも、前述の通りである。出
力制御回路１３は、ｇ＊＊ｇａ＋ｇ２＋ｇｚおよびＣ１
，Ｃ２，Ｃ，を基に、バリッドシグナル１４を生成する
。

上記実施例によれば、ＣＪ−１がＯで、ｇｉ（但し、す
べてのｉ≧ｊ）がＯとなり、帰納的に、Ｃｚ（但し、す
べてのｉ≧ｊ）はＯとなると、本来、第５サイクルのク
ロックの立上がりまで処理を続ける必要があるところを
＊　ｚ４　ｅ　Ｚ　ａ　ｅ　ｚ２９　Ｚ□の値は、入力
ｘ、ｙに対する加算結果２に対するＺ、、ｚ、。

２、、２．の値に確定している第１サイクルのクロック
の立上がりで処理を打切ることが可能になるという効果
がある。

第４図は、上記実施例における制御信号のタイミングチ
ャートである。クロック信号１２は、第１図に示した加
算器の動作の同期をとる基準となる信号であり、これを
基に各種の制御信号が生成される。第１図に示す加算器
を構成する個々の加算回路は、クロック信号１２が”Ｌ
”（ｌｏｗ）のとき（ｔｌ。

ｔ　３＋　ｔ　Ｓｔ　ｔ　７＊　ｔ　９）に、加算処理
を行う。つまり、個々の加算回路は、クロック信号１２
の立下がり時に確定する個々の加算回路の入力Ｘ（ｉ）
、Ｙ（ｉ）＝Ｃ（ｉ）を基に加算処理を開始し、クロッ
ク信号１２の立上がりまでに加算処理を終了し、個々の
加算回路の出力Ｃ（ｉ＋１）とＺ（ｉ）が確定する。

加算器入力制御信号１０１は、上記クロック信号１２の
立下がり時にｔｔＨ”（ｈｉｇｈ）となるパルス信号で
ある。この加算器入力制御信号１０１が１１　）（１９
のときに、個々の加算回路に入力されているデータが入
力として確定され、その値が個々の加算回路が加算処理
を行う間、保持される。つまり、加算器入力制御信号１
０１が１Ｈ″となることによって、個々の加算回路は、
加算処理を開始する。

キャリー伝播信号１０２は、上記クロック信号１２の立
上がり時に“Ｈ”となるパルス信号で、個々の加算回路
間に設けられたラッチを制御する。このキャリー伝播信
号１０２が“Ｈ”となった時点では、前記実施例の加算
器を構成する個々の加算回路は加算処理を終了し、その
出力およびキャリーは確定している。キャリー伝播信号
１０２がｇｌＨ”になると、個々の加算回路が出力する
キャリーの値を確定したものとみなし、個々の加算回路
の間に設けられたラッチはその値を、キャリー伝播信号
１０２がｉｔ　Ｌ　１７の間、つまり、個々の加算回路
が加算処理を行う間中、そして、次にキャリー伝播信号
１０２がＪＩＨ”になるまで、保持し続ける。

スタートシグナル（加算処理開始信号）１０３は、前記
実施例に示した加算器の加算処理開始を制御するもので
あり、加算処理を開始する第１サイクル、つまり、クロ
ック信号１２の　ｔＯの立上がり時に“Ｈ”となるパル
ス信号である。スタートシグナル１０３が１１　ＨＩｔ
になると、個々の加算器の間に設けられたラッチはリセ
ットされ、値１１０ｎがセットされ、また、後述するク
ロックカウンタ回路２１をリセットし、更に、その時点
で加算器に入力されているデータを有効値とみなして、
そのデータを基に加算器が加算処理を開始する。

加算処理終了信号１０４（１０４−１〜１０４−４）は
、前記実施例に示した加算器が加算処理を終了したこと
を示すもので、第２図に示したバリッドシグナル１４と
キャリー伝播信号１０２との論理和をとって生成される
信号であり、第１図で説明した終了条件が満たされた際
にアサートされる信号である。

つまり、第２サイクルのクロック立上がり、すなわち、
ｔｌの立上がり時点で、Ｃ□がＩｔ　Ｏｌ）であり、か
つ、ｇ□ｅ　ｇ　ｘ　ｖ　ｇ　３が１１０１１であると
、加算処理終了信号１０４−１によって、第２サイクル
のクロックの立上がり（ｔｌの立上がり時点）で前記実
施例に示した加算器が加算処理を終了したことを示す。

同様に、第３サイクルのクロック立上がり、すなわち、
ｔ４の立上がり時点で、Ｃ２が“０”であり、かつ、ｇ
ｘｅｇｚが′″０″であると、加算処理終了信号１０４
−２によって、第３サイクルのクロックの立上がり（ｔ
４の立上がり時点）で前記実施例に示した加算器が加算
処理を終了したことを示す。同様に、第４サイクルのク
ロック立上がり、すなわち。

ｔ６の立上がり時点で、Ｃつが′Ｏ″であり、かつ、ｇ
、が“０”であると、加算処理終了信号１０４−３によ
って、第４サイクルのクロックの立上がり、つまり、ｔ
６の立上がり時点で前記実施例に示した加算器が加算処
理を終了したことを示す。第５サイクルのクロック立上
がり、つまり、ｔ８の立上がり時点では、前記実施例に
示した加算器は必ず加算処理を終了しており、加算処理
終了信号１０４−４によって、本実施例に示した加算器
の加算処理が終了したことが示される。

上記実施例に示した加算制御方式においては、二つのｎ
ビットの数Ｘ、Ｙを入力とし、それをｎ（ｉ）ビットの
　Ｘ（ｉ）、Ｙ（ｉ）（但し、ｉ　＞　Ｏ、Ｌ　ＳＢは
Ｘ（１）、Ｙ（１）に含まれる）なる複数の部分に分割
し、それぞれ、Ｘ（ｉ）とＹ（ｉ）とＣ（ｉ−１）とで
全加算を行って（但し、Ｃ（０）＝０）、結果２（ｉ）
とキャリービットＣ（ｉ）とを生成し、Ｚ（ｉ）からｎ
ビットの数２を結果として出力する加算器において、第
１サイクルで全Ｘ（ｉ）、Ｙ（ｉ）に関して排他的論理
和と論理積をとり、その結果をそれぞれ　ｚ（ｉＬｇ（
ｘ）とし、同時に、Ｚ（１）＝ｚ（１）、Ｃ（１）＝ｇ
（１）とし、以下順次、第１サイクルでｚ（ｉ）、ｇ（
ｉ）およびＣ（ｉ−１）からＺ（ｉ）とＣ（ｉ）とを定
め、すべてのｉ≧ｊに関して、キャリービットＣ（ｉ）
が０である場合、第ｊ＋１サイクルでＺ（ｉ）＝ｚ（ｉ
）（但し、ｉ＞ｊ）とし、全Ｚ（ｉ）を連結してｎビッ
トの数Ｚを出力するようにしたので、ｎビットの数Ｚが
結果の値として確定されることになり、誤動作すること
がない。

また、前記ｎビットの数Ｘ（ｉＬＹ（ｉ）の全部に関し
て全加算を行う加算器回路のキャリービットＣ（ｉ）の
出力と、Ｘ（ｉ＋１）、Ｙ（ｉ＋１）に関して全加算を
行う加算器回路のキャリービットＣ（ｉ）の入力との間
にラッチを挿入し、該ラッチを前記クロックにより制御
することにより、キャリーの伝播がクロックにより制御
されるので、誤動作することがない。更に、任意のｊに
対して、すべてのｉ　＞　ｊ　Ｌ＝関して論理積Ｘ（ｉ
）Ｙ（ｉ）が０、かつ、Ｃ（ｊ）がＯである場合、制御
信号によって加算器の処理が終了し、結果の値Ｚが確定
したことが示されることにより、Ｚ（ｉ）のうち、その
算出にキャリーが影響を与えないものに関しては、ｚ（
ｉ）がＺ（ｉ）となるので、誤動作することがない、ま
た、あるｊに対し、すべてのｉ＞ｊに関してＹ（ｉ）が
Ｏである入力に限定し、前記すべてのｉ≧ｊに関してキ
ャリービットＣ（ｉ）が０である場合、制御信号によっ
て加算処理が終了し、結果の値Ｚが確定したことが示さ
れることにより、Ｚ（ｉ）のうち、その算出にキャリー
が影響を与えないものに関しては、ｚ（ｉ）がＺ（ｉ）
となるので、誤動作することがない。

なお、プログラムカウンタやスタックポインタの更新に
ついても、これらを、プログラムカウンタと命令のバイ
ト長を表現する値を入力とし、次の命令のアドレスを出
力とする加算器、または、スタックポインタ値と、スタ
ックのエントリの長さをバイト長で表現した値を入力と
し、次または前のエントリのアドレスを出力とする加算
器と考えれば、これらについても１本発明を適用するこ
とが可能であることは容易に理解されよう。

〔発明の効果〕

以上、詳細に述べた如く、本発明によれば、ｎビットの
数Ｘ（ｉ）、Ｙ（ｉ）およびキャリービットＣ（ｉ−１
）を入力してから、結果Ｚ（ｉ）とキャリービットＣ（
ｉ　）を生成し、これを隣接する加算器に出力するまで
に要する時間に関して、前記複数の部分に分割した各部
分に対する時間のうちの最長のものをクロック幅として
、各部分の加算器の処理を制御するようにしたので、今
後、計算機システムにおけるデータおよびアドレスのビ
ット幅が拡がった際に、加算器がクリティカルパスを含
み、その結果、計算機システムを制御するクロックの幅
が伸びることを防ぐことを可能とする加算制御方式を実
現できるという顕著な効果を奏するものである。

また、プログラムカウンタの更新ならびにスタックポイ
ンタの更新等を行う加算処理を、上述の加算制御方式に
より実現することによって、通常の加算器処理以外にも
、プログラムカウンタの更新ならびにスタックポインタ
の更新等、加算処理における２人カデータのうち一方は
少ないビット数で表現できる値である場合が多いという
プログラムの特性について配慮し、従来技術で費やして
いた加算処理における無駄時間を省略することを可能と
する加算制御方式を実現することが可能なものである。

【図面の簡単な説明】第１図は本発明の一実施例である加算器の構成を示すブ
ロック図、第２図は実施例の出力制御回路の詳細を示す
構成図、第３図は本発明の他の実施例である加算器の構
成を示すブロック図、第４図は実施例における制御信号
のタイミングチャートである。１０ａ　〜１０ｄ　：　１６ビツトの加算器、　１１ａ
〜１１ｃ　：ラッチ、１２：クロック信号、１３：出力
制御回路、１４：バリッドシグナル、２０−１　：　４
人力ＮＯＲ回路、２０−２：３人力ＮＯＲ回路、２０−
３：２人力ＮＯＲ回路、２１（２１−１〜２ｌ−４）　
：クロックカウンタ回路、２５：４人力ＯＲ回路、１０
３ニスタートシグナル（加算処理開始信号）、Ｘ、Ｙ：
６４ビツトの数、Ｘ　１　ｙ　Ｙ　ｉ　：１６ビツトの
数、Ｃｉ：キャリー　Ｚ：入力ｘ、ｙに対する加算結果
。、ｌ「１、代理人弁理士磯村雅俊１・ｋ゛ン？ゞ第図第図スタートシグナルスタートシグナル

Claims

【特許請求の範囲】１、二つのｎビットの数Ｘ、Ｙを入力とし、これをｎ（
ｉ）ビットのＸ（ｉ）、Ｙ（ｉ）（ここで、ｉ＞０、Ｌ
ＳＢはＸ（１）、Ｙ（ｉ）に含まれる）なる複数の部分
に分割し、前記ｎビットの数Ｘ（ｉ）、Ｙ（ｉ）および
キャリービットＣ（ｉ−１）で全加算を行い（但し、Ｃ
（０）＝０）、結果Ｚ（ｉ）とキャリービットＣ（ｉ）
とを生成し、Ｚ（ｉ）からｎビットの数Ｚを結果として
出力する加算器において、前記ｎビットの数Ｘ（ｉ）、
Ｙ（ｉ）およびキャリービットＣ（ｉ−１）を入力して
から、結果Ｚ（ｉ）とキャリービットＣ（ｉ）を生成し
、これを隣接する加算器に出力するまでに要する時間に
関して、前記複数の部分に分割した各部分に対する時間
のうちの最長のものをクロック幅として、各部分の加算
器の処理を制御することを特徴とする加算制御方式。２、動作の第１サイクルにおいて、前記ｎビットの数Ｘ
（ｉ）、Ｙ（ｉ）の全部に関して排他的論理和ｚ（ｉ）
、論理積ｇ（ｉ）、論理和ｐ（ｉ）をとり、同時にＺ（
１）：ｚ（１）、Ｃ（１）＝ｇ（１）とし、以下、第ｉ
サイクルでＺ（ｉ）とＣ（ｉ−１）の排他的論理和をＺ
（ｉ）、Ｃ（ｉ−１）とｐ（ｉ）の論理積と前記論理積
ｇ（ｉ）との論理和をＣ（ｉ）とし、あるｊにおいて、
すべてのｉ≧ｊに関してキャリービットＣ（ｉ）が０で
ある場合、第ｊ＋１サイクルでＺ（ｉ）＝ｚ（ｉ）（但
し、ｉ＞ｊ）とし、全Ｚ（ｉ）を連結してｎビットの数
Ｚを結果として出力することを特徴とする請求項１記載
の加算制御方式。３、前記ｎビットの数Ｘ（ｉ）、Ｙ（ｉ）の全部に関し
て全加算を行う加算器回路のキャリービットＣ（ｉ）の
出力と、Ｘ（ｉ＋１）、Ｙ（ｉ＋１）に関して全加算を
行う加算器回路のキャリービットＣ（ｉ）の入力との間
にラッチを挿入し、該ラッチを前記クロックにより制御
することを特徴とする請求項１または２記載の加算制御
方式。４、前記二つのｎビットの数Ｘ、ＹをＸ（ｉ）、Ｙ（ｉ
）なる複数の部分に分割する際、それらをすべて等しい
ビット幅とすることを特徴とする請求項１〜３のいずれ
かに記載の加算制御方式。５、前記すべてのｉ≧ｊに関してキャリービットＣ（ｉ
）が０であることを、すべてのｉ＞ｊに関して論理積Ｘ
（ｉ）Ｙ（ｉ）が０、かつ、Ｃ（ｊ）が０であることに
よって示し、これに基づいて加算器の処理を制御する信
号を生成することを特徴とする請求項１〜４のいずれか
に記載の加算制御方式。６、すべてのｉ＞ｊに関してＹ（ｉ）が０である入力に
限定し、前記すべてのｉ≧ｊに関してキャリービットＣ
（ｉ）が０であることを、Ｃ（ｊ）が０であることによ
って示し、これに基づいて加算器の処理を制御する信号
を生成することを特徴とする請求項１〜４のいずれかに
記載の加算制御方式。７、請求項６に記載の加算器の処理制御信号を用いて、
プログラムカウンタ、つまりプログラムカウンタ値と命
令のバイト長を表現する値を入力とし、次の命令のアド
レス（ｎビットの値）を出力する加算器の更新を行うこ
とを特徴とする加算制御方式。８、請求項６に記載の加算器の処理制御信号を用いて、
スタックポインタ、つまりスタックポインタ値とスタッ
クのエントリの長さをバイト長で表現した値を入力とし
、次または前のエントリのアドレス（ｎビットの値）を
出力する加算器の更新を行うことを特徴とする加算制御
方式。