JPH04257025A - シリアル入力の乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば順次シリアルに
入力される一連のデータと所定の係数とを乗算し、これ
により得られる一連の乗算結果を順次シリアルに出力す
る乗算回路に関する。

【０００２】

【従来の技術】各ビットのデータ毎にシリアルに入力さ
れた入力データＩ，Ｊ，Ｋ，‥‥に所定の係数Ｃを乗算
し、これにより得られた積Ｏ，Ｐ，Ｑ，‥‥を各ビット
毎にシリアルに出力するシリアル入力且つシリアル出力
の乗算回路が知られている（例えば、井上伸雄：ディジ
タル信号処理の応用ｐ．６２，図４．２（電子通信学会
，１９８１）参照）。このような乗算回路では、得られ
る積の語長と同じサイクル数だけの計算時間を必要とす
る。

【０００３】具体的に、入力データＩ，Ｊ，Ｋ，‥‥の
語長を６ビット、係数Ｃの語長を６ビットとすると、積
Ｏ，Ｐ，Ｑ，‥‥の語長は１２ビットであり、例えば入
力データＩ，係数Ｃ及び積Ｏは次のように最大桁のビッ
ト（ＭＳＢ）を左側にして２進数表示することができる
。

【数１】 Ｉ＝（Ｉ５，Ｉ４，Ｉ３，Ｉ２，Ｉ１，Ｉ０）Ｃ＝（Ｃ
５，Ｃ４，Ｃ３，Ｃ２，Ｃ１，Ｃ０）Ｏ＝Ｉ×Ｃ＝（Ｏ
１１，Ｏ１０，Ｏ９，‥‥，Ｏ１，Ｏ０） 同様に入力データＪは（Ｊ５，Ｊ４，‥‥，Ｊ０）、積
Ｐは（Ｐ１１，Ｐ１０，‥‥，Ｐ１，Ｐ０）と表すこと
ができ、以下入力データ及び積は夫々２進数表示するこ
とができる。

【０００４】この場合、従来は入力データＩ，Ｊ，‥‥
の各ビットは図５Ａに示すように間に６個の“０”より
なるダミービットを挿入した形式で供給する必要があっ
た。これは、従来の語長６ビット同士の数の乗算回路は
６個の全加算器を並列に接続して構成されるため、入力
データＩ，Ｊ等のＭＳＢであるＩ５，Ｊ５等が最も左側
の全加算器に入力されてから、その演算結果が遅延回路
及びその右側の全加算器等を介して出力端子に出力され
るまで６サイクルを要し、この間は入力端子からは次の
データを入力することができなかったからである。また
、その図５Ａに対応して、その乗算回路の出力端子から
は図５Ｂに示すように積Ｏ，Ｐ等の各ビットが連続的に
出力される。

【０００５】

【発明が解決しようとする課題】しかしながら、図５Ａ
に示すように入力データＩ，Ｊ等の間に夫々ダミービッ
トを挿入するのでは入力データを送信する信号ライン（
バス）が有効に活用されない不都合がある。また、その
ようなシリアル入出力の乗算回路では入力データのデー
タレートがそのまま演算時間になるが、ダミービットを
挿入するのでは演算時間が遅い不都合がある。

【０００６】本発明は斯かる点に鑑み、シリアル入力で
入力データと所定の係数との積を順次計算する乗算回路
において、入力データを連続的に入力することができる
ようにすることを目的とする。

【０００７】

【課題を解決するための手段】本発明による乗算回路は
、例えば図１に示す如く、シリアルに入力される入力デ
ータａと所定の係数Ｃ（この内で“１”になる可能性の
あるビットが（Ｄ２，Ｄ１，Ｄ０））との部分積を計算
する計算回路（２Ａ〜２Ｃ）と、この計算回路の出力が
供給される複数の全加算器（３Ａ〜３Ｃ）と、これら複
数の全加算器の桁上げ出力を夫々自己の入力部に戻すた
めの複数の単位遅延素子（４Ａ〜４Ｃ）と、それら全加
算器（３Ａ，３Ｂ）の和出力を夫々下位側のそれら全加
算器（３Ｂ，３Ｃ）の入力部に供給するための遅延回路
（６Ａ，６Ｂ）と、それら複数の全加算器の和出力及び
桁上げ出力を順次自己の桁上げ出力を入力部に戻しなが
ら加算する付加的な全加算器（１０）とを有し、それら
複数の全加算器の内の最小桁の全加算器（３Ｃ）及びそ
の付加的な全加算器（１０）の和出力端子よりその入力
データａとその所定の係数Ｃとの積ｂ１，ｂ２を得るよ
うにしたものである。

【０００８】

【作用】斯かる本発明によれば、例えばその入力データ
ａの語長及び係数Ｃの語長が夫々６ビットであるときに
は、１サイクル目〜６サイクル目まではそれら複数の全
加算器の内の最小桁の全加算器（３Ｃ）よりその入力デ
ータａと係数Ｃとの積の下位６ビットのデータｂ１がシ
リアルに出力され、７サイククル目〜１２サイクル目ま
ではその付加的な全加算器（１０）の和出力端子よりそ
の積の上位６ビットのデータｂ２がシリアルに出力され
る。従って、その７サイクル目〜１２サイクル目にはそ
の入力データａとして次の６ビットの入力データを連続
的に供給することができる。

【０００９】

【実施例】以下、本発明によるシリアル入力の乗算回路
の一実施例につき図１及び図２を参照して説明しよう。 本例は、シリアルに入力された語長６ビットの入力デー
タＩ，Ｊ，Ｋ，‥‥に所定の語長６ビットの係数Ｃを乗
算し、これにより得られた語長１２ビットの積Ｏ，Ｐ，
Ｑ，‥‥を２本の出力ラインを介してシリアルに出力す
るものであり、例えば入力データＩ，係数Ｃ及び積Ｏ（
＝Ｉ×Ｃ）は数１のように２進数表現され、他の入力デ
ータＪ及び積Ｐ等も同様に２進数表現されるものとする
。そして、本例では入力データＩ，Ｊ，Ｋ，‥‥の各ビ
ットが図６Ａに示すように連続的に供給され、これに対
応して積Ｏ，Ｐ，Ｑ，‥‥の下位側の６ビットが図６Ｂ
に示すように一方の出力ラインを介して連続的に出力さ
れ、それら積の上位側の６ビットが図６Ｃに示すように
他方の出力ラインを介して連続的に出力されるものとす
る。

【００１０】更に、本例ではその係数Ｃの内で“１”に
なる可能性のあるビットが３個であるとして、その３個
のビットのデータを下位側の桁から係数データＤ０，Ｄ
１及びＤ２とする。例えば、Ｃ＝（１１００１０）であ
れば、Ｄ０＝Ｄ１＝Ｄ２＝１であり、Ｃ＝（００１００
１）であれば、Ｄ０＝Ｄ１＝１且つＤ２＝０である。

【００１１】図１は本例の乗算回路を示し、この図１に
おいて、１は入力端子であり、この入力端子１を介して
外部よりアンドゲート２Ａ〜２Ｃの一方の入力端子に共
通にデータａを供給し、これらアンドゲート２Ａ〜２Ｃ
の他方の入力端子に係数データＤ２〜Ｄ０を供給する。 そのデータａとして、図６Ａに示すように入力データＩ
，Ｊ，Ｋ，‥‥がシリアルに連続的に供給される。これ
らアンドゲート２Ａ〜２Ｃの出力を夫々全加算器（ｆｕ
ｌｌ　ａｄｄｅｒ）３Ａ〜３Ｃの第１の入力端子に供給
し、これら全加算器３Ａ〜３Ｃの桁上げ出力（キャリ）
を夫々単位遅延素子としてのレジスタ４Ａ〜４Ｃを介し
て自己の第２の入力端子に供給する。

【００１２】５Ａ〜５Ｃ及び８Ａ〜８Ｃは夫々２入力で
２出力のデータ交換回路を示し、これらデータ交換回路
は外部よりの制御信号に応じて夫々２つの入力をそのま
ま平行に出力するか、又はその２つの入力を交差させて
出力するものである。６Ａ〜６Ｃ及び７Ａ〜７Ｃは夫々
可変遅延回路を示し、これら可変遅延回路は外部よりの
制御信号に応じて夫々入力データを１クロック〜６クロ
ック遅延させて出力するものである。そして、最大桁の
全加算器３Ａの第３の入力端子に“０”のデータを供給
し、この全加算器３Ａの和出力端子Ｓをデータ交換回路
５Ａの第１の入力端子に接続し、このデータ交換回路５
Ａの第２の入力端子に“０”のデータを供給し、このデ
ータ交換回路５Ａの第１及び第２の出力端子を夫々可変
遅延回路６Ａ及び７Ａを介してデータ交換回路８Ａの第
１及び第２の入力端子に接続する。

【００１３】そして、このデータ交換回路８Ａの第１の
出力端子を中位桁の全加算器３Ｂの第３の入力端子に接
続し、この全加算器３Ｂの和出力端子及びデータ交換回
路８Ａの第２の出力端子を夫々データ交換回路５Ｂの第
１及び第２の入力端子に接続する。また、このデータ交
換回路５Ｂの第１及び第２の出力端子を夫々可変遅延回
路６Ｂ及び７Ｂを介してデータ交換回路８Ｂの第１及び
第２の入力端子に接続する。そして、このデータ交換回
路８Ｂの第１の出力端子を最小桁の全加算器３Ｃの第３
の入力端子に接続し、この全加算器３Ｃの和出力端子及
びデータ交換回路８Ｂの第２の出力端子を夫々データ交
換回路５Ｃの第１及び第２の入力端子に接続する。

【００１４】また、このデータ交換回路５Ｃの第１及び
第２の出力端子を夫々可変遅延回路６Ｃ及び７Ｃを介し
てデータ交換回路８Ｃの第１及び第２の入力端子に接続
し、このデータ交換回路８Ｃの第１の出力端子に生ずる
データｂ１を出力端子９に供給し、このデータ交換回路
８Ｃの第２の出力端子を付加的な全加算器１０の第１の
入力端子に接続する。１１Ａ〜１１Ｃは夫々単位遅延素
子としてのレジスタ、１２は４入力で１出力のデータセ
レクタを示し、全加算器３Ａ〜３Ｃの桁上げ出力を夫々
レジスタ１１Ａ〜１１Ｃを介してそのデータセレクタ１
２の第１〜第３の入力端子に供給し、このデータセレク
タ１２の第４の入力端子に“０”のデータを供給し、こ
のデータセレクタ１２の出力を全加算器１０の第２の入
力端子に供給し、この全加算器１０の桁上げ出力を単位
遅延素子としてのレジスタ１３を介してこの全加算器１
０の第３の入力端子に戻し、この全加算器１０の和出力
ｂ２を出力端子１４に供給する。そのデータｂ１は、図
６Ｂに示す一連の積の下位６ビットであり、データｂ２
は、図６Ｃに示す一連の積の上位６ビットである。

【００１５】係数Ｃが（１１００１０）である場合の図
１の乗算回路の動作につき説明するに、この場合はＤ０
＝Ｄ１＝Ｄ２＝１に設定すると共に、可変遅延回路６Ａ
及び７Ａにおける遅延時間は１クロック、可変遅延回路
６Ｂ及び７Ｂにおける遅延時間は３クロック、可変遅延
回路６Ｃ及び７Ｃにおける遅延時間は１クロックに夫々
設定する。そして、本例では一連の１２サイクルで入力
データＩと係数Ｃとの積Ｏの１２ビットのデータが求め
られると共に、その１２サイクルの後半の６サイクルで
は次の入力データＪと係数Ｃとの積Ｐの下位６ビットが
並行して求められる。この場合、入力端子１より入力さ
れる１ビットのデータをＩｉとすると、アンドゲート２
Ａ〜２Ｃの出力を並べたデータはＩｉ・Ｃとなり、これ
は入力データＩと係数Ｃとの１つの部分積である。

【００１６】その１２サイクルの前半の１サイクル目〜
６サイクル目には、図１の入力端子１よりデータＩ０，
Ｉ１，‥‥，Ｉ５が順次入力され、この間は図１に示す
ようにデータ交換回路５Ａ〜５Ｃ及びデータ交換回路８
Ａ〜８Ｃは夫々２個の入力データをそのまま平行に出力
するように設定する。この場合には、全加算器３Ａ〜３
Ｃがパイプライン方式で接続されると共に、アンドゲー
ト２Ａ〜２Ｃにより求められた入力データと係数Ｃとの
部分積が順次それら全加算器３Ａ〜３Ｃに供給されるの
で、出力端子９から積Ｏの下位６ビットＯ０，Ｏ１，‥
‥，Ｏ５がシリアルに出力される。

【００１７】そして、６サイクル目が終わった時点で、
その積Ｏの上位６ビットが和と桁上げとより冗長に表現
されている。即ち、その積Ｏの７ビット目の和は可変遅
延回路６Ｃに、積Ｏの８ビット目〜１０ビット目の和は
可変遅延回路６Ｂに、積Ｏの１１ビット目の和は可変遅
延回路６Ａに夫々保持されたままである。また、全加算
器３Ｃの桁上げ出力として８ビット目への桁上げ値（キ
ャリ）が、全加算器３Ｂの桁上げ出力として１１ビット
目へのキャリが、全加算器３Ａの桁上げ出力として１２
ビット目へのキャリが夫々出力されている状態のままで
ある。

【００１８】そこで、６サイクル目の終了時に、全加算
器３Ｃの桁上げ出力（８ビット目へのキャリ），全加算
器３Ｂの桁上げ出力（１１ビット目へのキャリ）及び全
加算器３Ａの桁上げ出力（１２ビット目へのキャリ）を
夫々レジスタ１１Ｃ，１１Ｂ及び１１Ａに保持する。そ
れに続く７サイクル目〜１２サイクル目の間、レジスタ
１１Ａ〜１１Ｃではその値を保持し続ける。

【００１９】そして、７サイクル目〜１２サイクル目に
は、図２に示すようにデータ交換回路５Ａ〜５Ｃ及びデ
ータ交換回路８Ａ〜８Ｃは夫々２個の入力データを交差
させて出力するようにする。この結果、図２に示すよう
に、可変遅延回路６Ａ，６Ｂ及び６Ｃがシリアルに接続
されるので、全加算器１０の第１の入力端子には積Ｏの
冗長な表現である７ビット目〜１１ビット目の和が順次
入力される。一方、この全加算器１０の第２の入力端子
にはデータセレクタ１２を介してレジスタ１１Ｃ〜１１
Ａの保持データ又は“０”のデータが供給される。その
データセレクタ１２における選択は外部から制御するこ
とができる。

【００２０】先ず、図２において、７サイクル目には、
シリアル接続された可変遅延回路６Ａ〜６Ｃの出力であ
る７ビット目の和が全加算器１０に入力されるが、７ビ
ット目へのキャリはないのでデータセレクタ１２を外部
から制御して“０”のデータを全加算器１０に供給させ
る。これにより全加算器１１では加算は行われず、可変
遅延回路６Ａ〜６Ｃの出力である７ビット目の和がその
まま積Ｏの７ビット目のデータＯ６として出力端子１４
に供給される。また、８サイクル目には、可変遅延回路
６Ａ〜６Ｃの出力である８ビット目の和が全加算器１０
に入力されるが、この値にレジスタ１１Ｃに保持されて
いる８ビット目へのキャリを加算する必要があるため、
データセレクタ１２を外部から制御してそのレジスタ１
１Ｃの保持データを全加算器１０に入力させる。この結
果、全加算器１０ではその８ビット目の和と８ビット目
へのキャリとが加算され、この加算結果の和出力が積Ｏ
の８ビット目のデータＯ７として出力端子１４に供給さ
れる。また、この全加算器１０における加算で生じた次
のビットへのキャリはレジスタ１３を介して次のサイク
ル時に次のデータに加算される。

【００２１】同様に９サイクル目以降も、可変遅延回路
６Ａ〜６Ｃから９ビット目以降の和が全加算器１０に供
給されるが、１１ビット目の和及び１２ビット目の和が
供給されるサイクルには、夫々レジスタ１１Ｂに保持さ
れている１１ビット目へのキャリ及びレジスタ１１Ａに
保持されている１２ビット目へのキャリを全加算器１０
で加算する必要があるので、データセレクタ１２を外部
から制御することにより夫々レジスタ１１Ｂの保持デー
タ及びレジスタ１１Ａの保持データを全加算器１０に供
給するようにする。この結果、７サイクル目〜１２サイ
クル目の間に出力端子１４には積Ｏの７ビット目〜１２
ビット目のデータであるＯ６〜Ｏ１１が供給される。

【００２２】本例では入力データＩ，Ｊ，Ｋ，‥‥は図
６Ａに示すタイミングで連続して供給されて来るので、
上記の７サイクル目〜１２サイクル目には入力端子１に
は次の入力データＪの各ビットＪ０〜Ｊ５が外部より供
給されて来る。図２より明かなように、その入力データ
Ｊに対しては全加算器３Ａ〜３Ｃ及び可変遅延回路７Ａ
〜７Ｃがシリアル入出力の下位ビット用の乗算回路を構
成している。即ち、この７サイクル目〜１２サイクル目
では、入力データＩに対しては可変遅延回路６Ａ〜６Ｃ
が使用され、入力データＪに対しては可変遅延回路７Ａ
〜７Ｃが使用される。また、それに続く１３サイクル目
〜１８サイクル目にはデータ交換回路５Ａ〜５Ｃ及びデ
ータ交換回路８Ａ〜８Ｃの接続状態は図１の状態に戻り
、入力データＪに対応する積の上位６ビットを求めるた
めに可変遅延回路７Ａ〜７Ｃが使用され、次の入力デー
タＫに対応する積の下位６ビットを求めるために可変遅
延回路６Ａ〜６Ｃが使用され、以下可変遅延回路６Ａ〜
６Ｃと可変遅延回路７Ａ〜７Ｃとは連続して入力されて
くるデータＪ，Ｋ，‥‥に対して交互に使用される。

【００２３】上述のように本例によれば、入力データと
係数Ｃとの積Ｏ，Ｐ，Ｑ，‥‥を２個の出力端子９，１
４を介して下位６ビットと上位６ビットとに分けて夫々
シリアルに出力するようにしているので、入力データＩ
，Ｊ，Ｋ，‥‥を連続的にシリアルに入力して乗算をお
こなうことができる利益がある。また、その連続的な乗
算は６サイクル毎に主にデータ交換回路５Ａ〜５Ｃ及び
８Ａ〜８Ｃの接続状態を切り換えるだけで実行されるの
で、制御が極めて容易である。更に、本例では係数Ｃが
多ビットの場合でもその係数Ｃの内で“１”になるビッ
トの数だけの全加算器３Ａ〜３Ｃを使用するだけでよい
ため、回路規模が小型化できる利益がある。

【００２４】なお、図１の乗算回路では可変遅延回路６
Ａ〜６Ｃ及び７Ａ〜７Ｃが独立して設けられているが、
これら可変遅延回路を共有する構成例を図３に示す。こ
の図１に対応する部分に同一符号を付して示す図３にお
いて、入力端子１に単位遅延素子としてのレジスタ１５
Ａ〜１５Ｃを順次接続する。また、１６Ａ〜１６Ｃは夫
々４入力で１出力のデータセレクタを示し、この入力端
子１及びレジスタ１５Ａ〜１５Ｃの出力端子を夫々デー
タセレクタ１６Ａ〜１６Ｃの第１〜第４の入力端子に共
通に接続し、これらデータセレクタ１６Ａ〜１６Ｃの出
力端子をアンドゲート２Ａ〜２Ｃの一方の入力端子に夫
々接続する。

【００２５】また、データ交換回路５Ａの第１及び第２
の出力端子を夫々単位遅延素子としてのレジスタ１７Ａ
及び１８Ａを介してデータ交換回路８Ａの第１及び第２
の入力端子に接続し、データ交換回路５Ｂの第１及び第
２の出力端子を夫々単位遅延素子としてのレジスタ１７
Ｂ及び１８Ｂを介してデータ交換回路８Ｂの第１及び第
２の入力端子に接続し、全加算器３Ｃの和出力端子を出
力端子９に接続し、データ交換回路８Ｂの第２の出力端
子を全加算器１０の第１の入力端子に接続する。その他
の構成は図１と同じであるので省略する。この図３の乗
算回路においても図６のタイミングでシリアル入出力で
連続して乗算を行うことができるが、この図３の回路は
使用するレジスタの個数が図１に比べて少なくて済むた
め、より回路規模を小型化することができる。

【００２６】次に本発明の他の実施例につき図４を参照
して説明する。本例は従来のシリアル入出力の乗算回路
にそのまま本発明を適用したものである。また、この実
施例も図６Ａに示すように語長６ビットでシリアルに入
力される入力データＩ，Ｊ，‥‥に夫々語長６ビットの
係数Ｃ（＝（Ｃ５，Ｃ４，‥‥，Ｃ０））を乗算し、こ
の結果得られる積Ｏ，Ｐ，‥‥を各ビット毎にシリアル
に出力する乗算回路であり、この図４で図１に対応する
部分には同一又は類似の符号を付して示す。

【００２７】図４において、入力端子１に入力されたデ
ータａをアンドゲート２Ａ〜２Ｆの一方の入力端子に共
通に供給し、これらアンドゲート２Ａ〜２Ｆの他方の入
力端子に夫々その係数Ｃの各ビットのデータＣ５〜Ｃ０
を供給し、最大桁のアンドゲート２Ａの出力を全加算器
３Ａの第１の入力端子に供給し、この全加算器３Ａの第
２の入力端子に“０”のデータを供給し、この全加算器
３Ａの桁上げ出力をレジスタ４Ａを介して自己の第３の
入力端子に戻し、この全加算器３Ａの桁上げ出力を更に
レジスタ１１Ａに供給し、アンドゲート２Ｂ〜２Ｆの出
力を夫々同一構成の演算ユニット１９Ｂ〜１９Ｆに供給
する。

【００２８】演算ユニット１９Ｂにおいて、アンドゲー
ト２Ｂの出力を全加算器２０の第１の入力端子に供給し
、この全加算器２０の第２の入力端子に後述のデータ交
換回路２４の第１の出力端子を接続し、この全加算器２
０の桁上げ出力を単位遅延素子としてのレジスタ２１を
介して自己の第３の入力端子に戻し、その桁上げ出力を
更にレジスタ１１Ｂに供給する。２２及び２４は夫々２
入力で２出力のデータ交換回路を示し、これらデータ交
換回路２２及び２４は入力される２個のデータを外部か
らの制御信号に応じてそのまま平行に出力するか、又は
交差させて出力する。また、全加算器３Ａの和出力及び
“０”のデータを夫々データ交換回路２２の第１及び第
２の入力端子に供給し、このデータ交換回路２２の第１
及び第２の出力端子を夫々単位遅延素子としてのレジス
タ２３及び２５を介してデータ交換回路２４の第１及び
第２の入力端子に接続し、全加算器２０の和出力及びデ
ータ交換回路２４の第２の出力端子のデータを次段の演
算ユニット１９Ｃに供給する。

【００２９】同様に演算ユニット１９Ｃ〜１９Ｅの２個
の出力を夫々次の演算ユニット１９Ｄ〜１９Ｆに供給し
、これら演算ユニット１９Ｃ〜１９Ｆの内部の全加算器
の桁上げ出力を夫々レジスタ１１Ｃ〜１１Ｆに供給する
。そして、最終段の演算ユニット１９Ｆの中の全加算器
の和出力をデータｂ１として出力端子９に供給し、この
演算ユニット１９Ｆの後段のデータ交換回路の第２の出
力端子のデータを全加算器１０の第１の入力端子に供給
し、この全加算器１０の桁上げ出力をレジスタ１３を介
して自己の第２の入力端子に戻す。２６は６入力で１出
力のデータセレクタを示し、このデータセレクタ２６の
６個の入力端子に夫々レジスタ１１Ａ〜１１Ｆの保持デ
ータを供給し、このデータセレクタ２６の出力をその全
加算器１０の第３の入力端子に供給し、この全加算器１
０の和出力をデータｂ２として出力端子１４に供給する
。

【００３０】本例でも入力端子１に図６Ａに示すように
６ビットの入力データＩ，Ｊ，Ｋ，‥‥をシリアルに供
給し、演算ユニット１９Ｂ〜１９Ｆにおけるデータ交換
回路２２及び２４を６サイクル毎に切り換えることによ
り、出力端子９及び１４からは夫々図６Ｂ及びＣに示す
ように積Ｏ，Ｐ，Ｑ，‥‥が夫々シリアルに出力される
。ただし、この図４の構成では係数Ｃの語長と同じ程度
の個数の全加算器が必要であり、図１に比べて回路規模
は大きい。

【００３１】なお、上述の図１の乗算回路では、入力デ
ータの語長が６ビット、出力データの語長が１２ビット
であり、入力にたいして出力が２倍の語長であるため、
可変遅延回路６Ａ〜６Ｃと平行に更に可変遅延回路７Ａ
〜７Ｃが設けられている。これに対して、入力データの
語長が６ビット、係数Ｃの語長が１２ビットのときは出
力データの語長は１８ビットになる。このときには入力
に対して出力が３倍の語長であるため、その可変遅延回
路７Ａ〜７Ｃに平行に更に第３群の可変遅延回路を設け
て対応すればよい。

【００３２】また、図１及び図３の乗算回路は、係数Ｃ
の中に“１”が３個以内である場合に適用されるが、そ
れら図１及び図３の乗算回路は容易に一般に係数Ｃの語
長がｍビットでその内に“１”がｋ個以内含まれている
場合に拡張することができる。同様に、図４の乗算回路
は、一般に係数Ｃの語長がｍビットである場合に拡張す
ることができる。このように、本発明は上述実施例に限
定されず本発明の要旨を逸脱しない範囲で種々の構成を
取り得ることは勿論である。

【００３３】

【発明の効果】本発明によれば、複数の全加算器の内の
最小桁の全加算器及び付加的な全加算器の和出力端子よ
り夫々入力データと所定の係数との積を出力するように
しているので、入力データを連続的に入力することがで
き、演算速度を向上できる利益がある。

【図面の簡単な説明】

【図１】本発明によるシリアル入力の乗算回路の一実施
例を示す構成図である。

【図２】その一実施例の動作の説明に供する構成図であ
る。

【図３】その一実施例の変形例を示す構成図である。

【図４】本発明によるシリアル入力の乗算回路の他の実
施例を示す構成図である。

【図５】従来のシリアル入力の一例の説明に供するタイ
ミングチャート図である。

【図６】本発明におけるシリアル入力の一例の説明に供
するタイミングチャート図である。

【符号の説明】

２Ａ〜２Ｃ　　アンドゲート ３Ａ〜３Ｃ　　全加算器 ４Ａ〜４Ｃ　　レジスタ ５Ａ〜５Ｃ，８Ａ〜８Ｃ　　データ交換回路６Ａ〜６Ｃ
，７Ａ〜７Ｃ　　可変遅延回路１０　　全加算器 １２　　データセレクタ １３　　レジスタ １９Ｂ〜１９Ｆ　　演算ユニット ２０　　全加算器 ２２，２４　　データ交換回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　シリアルに入力される入力データと所
   定の係数との部分積を計算する計算回路と、該計算回路
   の出力が供給される複数の全加算器と、該複数の全加算
   器の桁上げ出力を夫々自己の入力部に戻すための複数の
   単位遅延素子と、上記全加算器の和出力を夫々下位側の
   上記全加算器の入力部に供給するための遅延回路と、上
   記複数の全加算器の和出力及び桁上げ出力を順次自己の
   桁上げ出力を入力部に戻しながら加算する付加的な全加
   算器とを有し、上記複数の全加算器の内の最小桁の全加
   算器及び上記付加的な全加算器の和出力端子より上記入
   力データと上記所定の係数との積を得るようにしたこと
   を特徴とするシリアル入力の乗算回路。