SU1520511A1 - Вычислительное устройство дл поворота вектора - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  выполнени  операции поворота вектора в вычислительных системах. Цель изобретени  - повышение быстродействи  устройства. Дл  этого в устройство введены блок пам ти, сумматоры, вычитатели, три сдвигател  и третий мультиплексор, которые позвол ют проводить процесс коррекции длины, не ожида  окончани  операции поворота вектора. Блок пам ти обеспечивает выдачу констант как дл  операции поворота вектора, так и дл  операции коррекции его длины. Блок управлени  обеспечивает выполнение обеих операций по алгоритму Воллера с непосредственной поверкой сходимости, что позвол ет уменьшить число итераций. 1 з.п. ф-лы, 2 ил.

Description

Изобретение относитс  к цифровой вьгаислительной технике и может быть использовано дл  вьшолнени  операции поворота вектора в вычислительных системах.

Цель изобретени  - повьппение быстродействи  устройства.

На фиг.1 представлена структурна  схема устройства} на фиг.2 - вариант выполнени  блока управлени .

Устройство содержит мультиплексоры 1-3, регистры 4-7, сдвигатели 8-13, блок 14 пам ти, сумматоры-вычи- тателй 15-21, блок 22 управлени , входы 23-28, выходы 29-31 устройства, входа 32-37, выходы 38-49 блока управлени , формирователи 50 и 51 приращени  номера итерации мультиплексоры 52-55, регистры 56-58, блок 59 пам ти, схему 60 сравнени , сумматоры 61 и 62, элемент ИЛИ 63, элементы И 64-69, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 70-72, элемент НЕ 73.

Формирователи 50 и 51 приращени  номера итерации представл ют собой логические матрицы и могут быть вм- полнены на основе микросхем 556 РТ 1. В зависимости от разр дности чисел, обрабатьшаемых в устройстве, логические матрицы могут наращиватьс  по разр дности: младших - по 15 разр дов , всех последующих - по 14 разр дов . В соответствии с этим выбира-. етс  коли-чество микросхем 556 РТ 1. Входа микросхем А2,...,А15 дл  младших разр дов, АЗ,...,А14 дл  старСП

го

о ел

,315205

ших -  вл ютс  входами логической йатрицы. В таблице приведены логическа  функци , которую вьтолн ет микросхема дл  младших р зр дов после прожига. Микросхемы дл  старших разр дов на выходах В6,...,В1 содержат код, равный сумме кода дл  микросхемы младших разр дов и двоичного кода номера разр да входа A3 данной микро- JQ схемы.

Выход В8 имеет функциональное значение выхода переноса. Он поступает

114

на вход paзpJBшeни  выборки РВ той же микросхемы и на вход А1 микросхемы старших разр дов. На вход А1 микросхемы , на которую поступают младшие разр ды входного кода, подаетс  сигнал низкого уровн . Выход В7 поступает на вход А2 микросхемы старших разр дов. По выходу все микросхемы объединены и значение устанавливаетс  в соответствии с кодом, поступающим с микросхемы, у которой вход разрешени  выборки РВ в состо нии низкого уровн .

Поворот вектора осуществл ет по следующим зависимост м:

X,.yX;-K/,2--.Y.,

Y,., Y,K. X,.

.«s , .. V .) arctgZ-

.n .«;2:.,.2

Х..ш Х. ... . X., .,У,.Л,. V 1,, ... sign к-;

j j + m j .

Исходные данные дл  первого этапа: X о У - исходные координаты вектора; о( в - угол поворота, , дл 

К

,, -find .);

Vfi sign о/. ,

1 i + п. ,

(1)

где К,-Kg принимают значени  ±1.

Коррекци  длины вектора на величину е, где К вычисл етс  по формулам (1), производитс  по следующим зависимост м:

второго этапа в качестве исходных данных - результаты вычислений на первом этапе, В результате вычислений

сумматоры-вычитатели 15 и 17 производ т вычислени  значений .

ращени  номера итерации п ,-,т : могут измен ть свое значение от нул  до максимального значени  количества итераций и вычисл ютс  исход  из значени  величин , Kj. Значение П),1П определ етс  как количество старших разр дов, совпадающих со знаковым разр дом величин о/ , К: соответственно . Значени  d на первом этапе и к на втором этапе вычисл ютс  со

к I ,, в соответствии с выражени ми (1), сдвигатели 12 и 13 осуществл ют сдвиг на величину (j п-), сумматоры-вычитатели 16 и. 18 вычисл ют значени  X., Y. в соответствии с

получают координаты вектора после поворота на угол ,

Зависимости (1) и (2) позвол ют осуществить поворот вектора и коррекцию его длины по алгоритму Волде- ра с непосредственной проверкой сходимости Л2. При этом величины при (2). Кроме того, сумматоры-вычита- (0 тели 15 и 17 могут при соответствующем сигнале на управл ющих входах пропускать без изменени  сигналы с регистров 4 и 5 соответственно. Аналогично , сумма V -«ры-вычитатели 16 15 и 18 могут проп ;кать без изменений информацию с выхст лв сумматоров 15 и 17 соответственно. Така  ситуаци  встречаетс  в том случае, когда сдвигом, аналогично алгоритмам Меджит- нужно не выполн ть очередную итера- та Л2, что позвол ет увеличить точ- 20 цию из выражений (V и (2) дл  сумма- ность, а также упрощает вычислени  торов-вычитателей 1) и 17 - если ите- величин m . и п, .рации по вьфаженйю .О закончены, а

Кроме того, устройство позвол ет по выражению (2) прслолжаютс , дл  совместить по времени оба этапа вы- сумматоров 16 и 18 - если не выполн - числений. При этом необходимо обеспе- 25 етс  неравенство (3), чить выполнение неравенстваС выходов сумматоров-вычитателей

значени  X и Y через мультиплексоры

i + п : j + m . (3) 1 и 2 поступают на регистры 4 и 5.После этого аналогичным образом выполн Коррекци  длины вектора по зависи- ЗО етс  следующа  итераци . Регистр 7 мост м (2) начинает производитс ,ког- хранит текущие значени  d-, Сдвига- да значение коэффициента удлинени  К еще точно не известно. Сходимость обеспечиваетс  за счет того, что при- да на сумматоре-вычитателе 19 вычита- мен етс  метод непосредственной про- ,, етс  величина верки сходимости. Кроме того, так как величины К на итерации в два раза больше, чем на итерации i - это обеспечивает высокую скорость сходимости.

Устройство работает следующим образом .

На вход 26 подаетс  сигнал запустель 11 сдвигает эти значени  на

п разр дов влево, затем из этого ко . .. o-(

,-2 arctp2

котора  поступает с первого выхода блока 14 пам ти при подаче на его 4Q первый вход величины (i+n-) из блока управлени . Регистр 6 хранит текущие значени  величины К, из которых на сумматоре-вычитателе 20 вьтитаетс 

величина 1/2 In (1+2 ) , посту- д5 пающа  из блока 14 пам ти, Сдвигака , которьш обнул ет регистры 56 и 57, хран щие номера итераций i и j соответственно, обнул ет регистр 6 числа К и открьшает мультиплексоры 1-3 на прием информации с входов 23-25 соответственно. При по влении

величина 1/2 In (1+2 ) , посту- д5 пающа  из блока 14 пам ти, Сдвигатель 10 осуществл ет сдвиг вправо на та. разр дов, а на сумматоре-вычитателе из этой величины в соответствии с вьфажением (2) вычитаетс  величина входе 28 устройства внешнего син- 50 1 1 X j )2 i , котора  хроимпульса в регистры 4-6 записыва- поступает с второго выхода блока па- ютс  величины Х, Y,o(o, а в регистр м ти при передаче на его второй 58 - код операции, После этого уст- и третий входы величин (j + m :) и «f. ройство производит вычислени  в соот- из блока управлени  соответственно. ветствии с выражени ми (1), (2).При 5 РО того, сумматор-вычитатель 20

этом регистры 4 и 5 хран т текущие значени  X и Y сдвигатели 8 и 9 производ т арифметический сдвиг этих величин влево на (i + п ;) разр дов.

может пропускать на выход информацию с регистра 6, а сумматор-вычитатель 21 - число со сдвигател  10 аналогично сумматорам 15, 17 и 16,18,

сумматоры-вычитатели 15 и 17 производ т вычислени  значений .

к I ,, в соответствии с выражени ми (1), сдвигатели 12 и 13 осуществл ют сдвиг на величину (j п-), сумматоры-вычитатели 16 и. 18 вычисл ют значени  X., Y. в соответствии с

(2). Кроме того, сумматоры-вычита- тели 15 и 17 могут при соответствующем сигнале на управл ющих входах пропускать без изменени  сигналы с регистров 4 и 5 соответственно. Аналогично , сумма V -«ры-вычитатели 16 и 18 могут проп ;кать без изменений информацию с выхст лв сумматоров 15 и 17 соответственно. Така  ситуаци  встречаетс  в том случае, когда нужно не выполн ть очередную итера- цию из выражений (V и (2) дл  сумма- торов-вычитателей 1) и 17 - если ите- рации по вьфаженйю .О закончены, а

етс  следующа  итераци . Регистр 7 хранит текущие значени  d-, Сдвига- да на сумматоре-вычитателе 19 вычита- етс  величина

тель 11 сдвигает эти значени  на

п разр дов влево, затем из этого коетс  следующа  итераци . Регистр 7 хранит текущие значени  d-, Сдвига- да на сумматоре-вычитателе 19 вычита- етс  величина

. .. o-(

,-2 arctp2

котора  поступает с первого выхода блока 14 пам ти при подаче на его первый вход величины (i+n-) из блока управлени . Регистр 6 хранит текущие значени  величины К, из которых на сумматоре-вычитателе 20 вьтитаетс 

величина 1/2 In (1+2 ) , посту- пающа  из блока 14 пам ти, Сдвигатель 10 осуществл ет сдвиг вправо на та. разр дов, а на сумматоре-вычитателе из этой величины в соответствии с вьфажением (2) вычитаетс  величи 1 1 X j )2 i , котора  поступает с второго выхода блока па- м ти при передаче на его второй и третий входы величин (j + m :) и «f. из блока управлени  соответственно. РО того, сумматор-вычитатель 20

тель 10 осуществл ет сдвиг вправо на та. разр дов, а на сумматоре-вычитателе из этой величины в соответствии с вьфажением (2) вычитаетс  величи 1 1 X j )2 i , котора  поступает с второго выхода блока па- м ти при передаче на его второй и третий входы величин (j + m :) и «f. из блока управлени  соответственно. РО того, сумматор-вычитатель 20

может пропускать на выход информацию с регистра 6, а сумматор-вычитатель 21 - число со сдвигател  10 аналогично сумматорам 15, 17 и 16,18,

Дл  вычислени  значений mi и п. в блоке управлени  служат соответственно формирователи 51 и 50. Таблица истинности этих матриц приведена в таблице. При проведении вычислений по вьфажени м (1) и (2) величины п. и т- соответственно поступают через мультиплексоры 52 и 53 на накапливающие сумматоры, сос1:о щие из ре- гистра 56 и сумматора-вычитател  61 дл  числа итераций i и регистра 57 и сумматора-вычитател  62 дл  числа итераций j.

В период времени после окончани  итераций и до прихода сигнала запуска дл  решени  новой задачи, в момент загрузки исходных данных и выдачи результатов решени , в момент времени, когда итерации по выраже- нию (1) закончены, а итерации по выражению (2) еще продолжаютс  дл  сумматора fei числа i, а также дл  мо мента времени, когда не выполн етс  неравенство (3), т.е. не нужно вы- полн ть итерации по вьфажению (2) дп  сумматора 62 числа j - управление накапливающими сумматорами производитс  блоком 59 пам ти посредством подачи сигналов на управл ющие входы умматоров 61 и 62, регистров 56 и 57, мультиплексоров 52 и 53 и на информационные входы мультиплексоров 52 и 53. Информаци  с блока пам ти считываетс  в зависимости от величины сигнала о выполнении равенства (3), поступающих а на его входы с регистра 56 и злемента ИЛИ 63., Значени  п , и m , с мультиплексоров 52 и 53 через выходы блока 46 и 45 поступают на управление сдвигатвл - ми 11 и 10, а значени  (1+п) и (j+m ,) через выходь 47 и 48 - на управление сдвигател ми 8,9,12,13 и блоком 14 пам ти. Элементы И 64-66 и 68 в зависимости от состо ни  сигналов с блока 59 пам ти пропускают сигналы внешней синхронизации через выходы блока 39-41 управлени  на регистры 4,5 и 7 и на регистр 56.

Управление регистром 57 может осу щюствл тьс  как непосредственно блоком пам ти при подаче на первьй вход элемента И 67 сигнала логического О, так и в зависимости от выполнени  неравенства (3), которое анализируетс  схемой 60 сравнени  при подаче на вход злемента П 67 с блока 5 пам ти сигнала логической 1, Эле

5 О д

5

мент И .69 в зависимости от управл ющего сигнала с элемента ИЛИ 63 пропускает на регистр 57 внешний синхроимпульс . Регистр кода операции 58 позвол ет в зависимости от примен емой модификации алгоритма Волдера коммутировать в зависимости от конкретной модификации с входом первого формировател  50 либо число /j ,либо YJ , определ ть из знака а , либо Y{, либо с помощью числа из блока 59 пам ти с помощью мультиплексора 545 определ ть . как знак числа К, либо как число из блока 59 пам ти с помощью мультиплексора 55 также измен ть значени  в выражении (1) с помощью элементов ИСК- ЛЮЧАЮЩЕ IfflH 70-72.

Claims (2)

1., Вычислительное устройство дл  поворота вектора, содержащее четыре регистра, два сумматора-вычитател , два сдвигател , два мультиплексора, причем первые информационные входы первого и второго мультиплексоров соединены с первым и вторым информационными входами устройства соответственно , выходы первого и второго регистров соединены с информационными входами одноименных сдвигателей, отличающеес  тем, что, с целью повьлпени  быстродействи  в него введены третий мультиплексор, блок пам ти,с третьего по шестой сдвигатели, с третьего по седьмой сумматоры-вычита тели, блок управлени , причем первый информационный вход третьего мультиплексора соединен с третьим информационным входом устройства, первый управл ющий вход которого соединен с управл ющими входами первого , второго и третьего мультиплексоров; первым управл ющим входом третьего регистра и  вл етс  первым входом блока управлени , второй вход которого соединен с вторым управл ющим входом устройства, а третий вход - с вторым управл ющим входом третьего регистра и  вл етс  третьим управл ющим входом устройства, информационный вход третьего регистра соединен с выходом седьмого сумматора-вычитател  и четвертым входом блока управлени , п тый вход которого соединен с выходом п того cy Iмaтopa- вычитател  и вторым информационным

входом третьего мультиплексора, второй информациоиньв вход второго мультиплексора подключен к выходу четвертого сумматора вычитател  и  в л етс  шестым входом блока управлени , с первого по шеетои,выходы которого соединены с управл ющими входами соответственно седьмого сум- матора-ньтитател , четвертого, второ го, первого регистров, третьего и первого сумматоров-вычитателей, седьмой выход блока.управлени  подключен к первым управл ющим входам второго и четвертого сумматоров-вычитателей и первым входом блока пам ти, восьмо и дев тый выходы блока управлени  соединены с управл ющими входами сооветственно третьего и четвертого сдвигателей, дес тый выход блока уп- равлени  соединен с управл ющими входами первого и второго сдвигателей и вторым входом блока пам ти,третий вход которого и управл ющие входы п того и шестого сдвигателей под- ключены к одиннадцатому выходу блока управлени , двенадцатьп выход которого соединен с управл ющим входом п того сумматора-вычитател , второй 5Н- формадионньп вход первого мультиплек- сора соединен с выходом второго сумматора-вычитател , выходы первого и второго мультиплексоров соединены с информационными входами первого и второго регистров соответственно,выход первого регистра соединен с первым информационным входом первого сумма- тора-вычитател , с информационным входом п того сдвигател  и  вл етс  первым выходом устройства, выход вто- рого регистра соединен с первым информационным входом третьего сумма- тора-вычитател , с информационным входом шестого сдвигател  и  вл етс  вторым выходом устройства, выход тре- тьего мультиплексора соединен с информационным входом четвертого регистра, выход которого подключен к информационному входу одноименного сдвигател  и  вл етс  третьим выходом уст- ройства, выходы первого и второго сдвигателей соединены с вторыми информационными входами соответственно третьего и первого сумматоров-вычитателей , выходы которых подключены к первым входам соответственно четвертого и второго сумматоров-вычитателей , вторые входы которых соединены выходами соответственно шестого и

, tO 5 20 25 ЗО 40 д5 0

5

п того сдвигателей, первый, второй и третий выходы блока пам ти соединены с первыми входами соответственно п того, седьмого и шестого сумма- торов-вычислителей, вторые входы которых подключены к выходам соответственно четвертого и третьего сдвигателей и третьего регистра, выход шестого сумматора-вычитател  соединен с информационным входом третьего сдвигател .

2. Устройство по П.1, отличающеес  тем, что блок управлени  содерлит два формировател  приращени  номера итерации, четыре мультиплексора , три регистра, блок пам ти, два сумматора, схему сравнени ,элемент ИЛИ, шесть элементов Н, элемент НЕ, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первые управл ющие входы первого , второго и третьего регистров объединены и подключены к первому входу блока, выходы первого и второго формирователей приращени  номера итерации соединены .с первыми информационными входами соответственно первого и второго мультиплексоров, выходы которых соединены с первыми информа-, ционными входами одноименных сумматоров и  вл ютс  соответственно дев тым и восьмым выходами блока, выход первого сумматора подключен к информационному входу первого .регистра, первому входу схемы сравнени  и  вл етс  дес тым выходом блока, выход второго сумматора соединен с информационным входом второго регистра, вторым входом схемы сравнени  и  вл етс  одиннадцатым выходом блока,п тый , шестой и двенадцатый выходы которого подключены к выходам соответственно первого, второго и третьего элементов исключающее ИЛИ, первые входы которых объединены с управл ющими входами третьего и четвертого мультиплексоров и подключены к выходу третьего регистра, информационный вход которого  вл етс  шестым входом блока, а второй управл ющий вход объединен с первыми ннформационными входами третьего и четвертого мультиплексоров , первыми входами элементов ИЛИ, с первого по п тый элементов И, вторыми информационными входами первого и второго мультиплексоров, управл кнцими входами первого и второго сумматоров, управл ющими входами первого и второго мультиплексоров

29

27