JPH0773022A

JPH0773022A - ディジタル信号処理方法及びその装置

Info

Publication number: JPH0773022A
Application number: JP6036679A
Authority: JP
Inventors: Masahide Ochi; 正秀越智
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1993-03-08
Filing date: 1994-03-08
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】より高速に演算できかつシステム構成として
無駄のないディジタル信号処理方法及びその装置を提供
する。【構成】個々の乗算器においては乗算過程における部
分積加算時間の短縮のためにブースのアルゴリズムを用
いるが、このアルゴリズムは複数の乗算器を動作させる
乗算過程で重複的に実行されている点に着目して、この
アルゴリズムの実行を各乗算過程において共通化する。
その共通化のために、このアルゴリズムを実行する乗算
器内のブロックを共通のブースデコーダとして分離し
た。例えばディジタル信号処理装置は、演算ユニット及
びブースデコーダを含んでいる。演算ユニットは、ブー
スのアルゴリズムを実行するブロックを有しない乗算器
を含み、同種又は同一の演算を実行する。ブースデコー
ダは乗算器に対して、ブースのアルゴリズムを共通化し
てデコード信号を供給する。この発明の装置は転置型デ
ィジタルフィルタ装置に特に好適である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル信号処理方法
及びその装置に関し、特に集積化された乗算器を複数含
む演算処理、例えばディジタルフィルタやディジタルシ
グナルプロセッサ等のディジタル信号処理における乗算
方式の改良に関する。

【０００２】

【従来の技術】従来の乗算器における部分積加算過程の
高速化の方法として、ブース（Booth)のアルゴリズムの
使用が良く知られている（例えば、ディジタル信号処理
ハンドブック〔電子情報通信学会編〕第３章、特公昭５
７−２８１２９号公報、特開平４−６７２２７号公報、
特公平２−３０５３１号公報、特公昭６２−１７７７０
号公報等参照）。ここで、２次のブースのアルゴリズム
により部分積を生成する場合を例にこのアルゴリズムを
略説する。乗数Ｙを２の補数表示形式で表現すると、次
の数式１に示されるとおりになる。

【０００３】

【数１】

【０００４】但し、ｙ_nは符号ビット、ｙ_n-1〜ｙ₁は
数値部である。簡単のために、Ｙの長さｎが偶数であ
り、ｙ₀＝０であるとすると、上式は次の数式２のよう
になる。

【０００５】

【数２】

【０００６】被乗数をＸとすると、乗算Ｐ＝Ｘ・Ｙは次
の数式３に示されるようになる。

【０００７】

【数３】

【０００８】従って、ｎ／２個の部分積（ｙ_2i＋ｙ_2i+1
−２ｙ_2i+2）Ｘ・２²ⁱの加算で積Ｐを求めることができ
る。２²ⁱはビットの重みに相当する。そして、（ｙ_2i＋
ｙ_2i ₊₁−２ｙ_2i+2）は、ｙ_2i、ｙ_2i+1及びｙ_2i+2という
３ビットの値に応じて、０、±１、±２のいずれかの値
を取るので、部分積は０、±Ｘ、±２Ｘのいずれかの値
を取る。この場合、２Ｘは、被乗数の２倍であって１ビ
ットシフトするにより生成できる。負の値は、例えばＸ
の補数（このＸは／Ｘ（Ｘバー）と記載することもある
が、本明細書においては、Ｘと標記する）を一旦作りそ
のＬＳＢ（最小桁）に１を加えることにより生成するこ
とができる。このようなブースのアルゴリズムによれ
ば、２の補数表示における符号ビットを特別に取り扱う
ことなく、符号ビットを含んだ形で部分積が求まるので
補正回路を必要とせず、ハードウエア構成上の利点も大
きい。このアルゴリズムでは、見掛け上ｙ_2i、ｙ_2i+1及
びｙ_2i+2の入力信号が復号化されて０、±１、±２の出
力信号Ｂに変換される。この処理を行うハードウエア上
の信号処理ブロックがブースデコーダである。

【０００９】図３及び図４はこのブースのアルゴリズム
を実行する並列乗算器の構成例を回路図である。この回
路図は、８桁の乗数Ｙ（＝ｙ₀ｙ₁ｙ₂ｙ₃ｙ₄ｙ₅ｙ
₆ｙ₇）と被乗数Ｘ_k（＝ｘ₀ｘ₁ｘ₂ｘ₃ｘ₄ｘ₅ｘ
₆ｘ₇）とを処理する場合の例である。６_k（k=1,
2,...n）はブースのアルゴリズムを実行するブロック、
即ちブースデコーダであり、６_kh(h=1,2,3,4) の要素デ
コーダから成る。なお、要素デコーダもブースデコーダ
であるが、用語の錯綜を避けるため、便宜的に要素デコ
ーダと表する。６_khは、ｙ_2i、ｙ_2i+1及びｙ_2i+2に対応
するｙ_p-1、ｙ_p、ｙ_p+1(p=0,1,2,..6; y-1=0)による
部分積生成用の係数が、０、±１、±２のいずれかにな
るかを決める機能を有し、信号Ｂ（＝（x,2x,comp)）を
出力する。

【００１０】図５はブースデコーダの典型例の回路図で
ある。ブースデコーダには各種の例があり、例えば特開
昭６２−２９３３４号公報に開示されているものもある
が、ここでは図５にブースデコーダを例にとって説明す
る。図５において、入力１、入力２及び入力３に対応し
てｙ_2i、ｙ_2i+1及びｙ_2i+2が入力され、入力値の組み合
わせに応じて信号Ｂを出力する。この入出力の関係を表
１に真理値表としてまとめて示す。

【００１１】

【表１】

【００１２】ここで再び図３及び図４に戻る。部分積生
成回路群７_h（h=1,2,3,4)は信号Ｂに応じてＸとＹとの
部分積を生成する。部分積生成回路群７_hは、９個の部
分積生成回路７_hg（g=1,2,..9)を包含する。但し、図中
には、図面の分かり易さのために、g=1,2 の場合しか番
号を付けていない。部分積生成回路７_hjの動作を図６〜
図８に基づき説明する。信号Ｂが（x,2x,comp)＝（1,0,
0 ）の場合には、被定数Ｘ_kの要素ｘ_iの値が部分積生
成回路７_hjに出力さ_れる。信号_Ｂが（x,2x,comp)＝（0,
1,0 ）の場合には、要素ｘ_i-1が部分積生成回路７_hjに
出力される。部分積生成回路７_h1において2X＝１の時に
は下位桁の入力は接地部になる。comp＝１の場合は、部
分積のＬＳＢに１を加え、Ｘや２Ｘの補数を作る。部分
積生成回路７₁と７₂の出力信号は、これらとバス配線
された半加算器８で加算される。部分積生成回路７₃の
出力信号は、これとバス配線された全加算器９₁で半加
算器８の分岐出力信号と加算される。部分積生成回路７
₄の出力信号は、これとバス配線された全加算器９₂で
全加算器９₁の分岐出力信号と加算される。最終的に部
分積生成回路７₁の分岐出力信号と半加算器８及び全加
算器９₁の分岐出力信号並びに全加算器９₂の出力信号
は、桁上げ先見加算回路（ＣＬＡ: CARRY LOOK AHEAD)
１０で加算され、乗算信号Ｚ_kとして出力される。な
お、半加算器８、全加算器９₁，９₂及び桁上げ先見加
算回路１０の入出力の端子はを図９〜図１１にそれぞれ
示されるとおりである。

【００１３】このように、通常の乗算器は、ブースデコ
ーダのブロックと、部分積生成回路のブロックを始めと
するその他のブロック１１（以下「積加算ブロック」と
いう）から構成されている。具体的には特開昭５７−１
４１７５３号公報、特開昭６１−２４６８３７号公報、
特開昭６２−２２１４６号公報、特開昭６２−２１６０
３５号公報、特開昭６３−７８２２９号公報、特開昭６
３−７８２３０号公報、特開昭６３−８３８３４号公
報、特開昭６３−２８６９３３号公報、特開平４−３７
２１１号公報、特開平４−１８６４２８号公報等々に数
多く開示されている。

【００１４】一方、乗算器は、ディジタルフィルタやデ
ィジタルシグナルプロセッサ等のディジタル信号処理技
術において不可欠であり、一つの装置内に複数含まれる
場合が多い。図１２は直接型と称されている従来のディ
ジタルフィルタの回路構成を示すブロック図である。こ
のフィルタでは、入力信号Ｘが入力端子１から入力さ
れ、それが各遅延素子２を複数通過して行く過程で、各
遅延素子２_k-1(k=1,2,..i,..n；２₀は遅延なしを意味
する）の各出力信号Ｘ_kと離散変数Ｙは、乗算器１_kに
おいてブースのアルゴリズムに基づき処理される。この
場合、信号Ｙが、乗算器１_k内のブースデコーダ６_kに
おいてデコードされ、デコード信号と信号Ｘとに基づき
信号処理されて乗算値Ｚ_kが生成される。Ｚ_kは、加算
器３において総合的に加算される。加算器３は、濾波信
号Ｃを端子に出力する。Ｙは、端子２から入力され、レ
ジスタのような記憶素子４に一旦蓄積される。各記憶素
子４_kはアドレスデコーダ５によりその動作タイミング
を制御される。このタイプのディジタルフィルタにおい
ては、遅延素子２_i、ブースデコーダ６_iを有する乗算
器１_i及び記憶素子４_iで構成されるユニットを便宜的
に「ｉ段のフィルタユニット」（i=1,2,...n) と呼ぶこ
とにする。すると、図１２に示す装置は、ｎ個のフィル
タユニットが直列に結合され、各段のフィルタユニット
からの出力信号Ｚ_j（j=1,2,...n）が単一の加算器３で
加算される装置と考えることができる。

【００１５】図１３は転置型と称されている従来のディ
ジタルフィルタの回路構成を示すブロック図である。説
明の便宜上、記憶素子４_k、乗算器１_k、加算器３_k及
び遅延素子２_kで構成されるユニットを、便宜上「ｋ段
のフィルタユニット（k=1,2,..i,..n) 」という。先
ず、ｋ段のフィルタユニットにおいて、信号Ｘが乗算器
１_kに入力される一方で、別の入力信号Ｙが各記憶素子
４_kを介して乗算器１_kに入力される。二つの信号は、
乗算器１_k内でブースのアルゴリズムに基づき処理され
る。この場合、信号Ｙが、乗算器１_k内のブースデコー
タ６_kにおいてデコードされ、デコード信号と信号Ｘと
に基づき信号処理されて乗算値Ｚ_kが生成される。乗算
値Ｚ_kは、乗算器１_kから加算器３_kに入力され、（ｋ
−１）段のフィルタユニットからの信号Ｚ_bk-1と加算さ
れ、信号Ｚ_akとして遅延素子２_kに入力される。

【００１６】その結果、信号Ｚ_akは遅延信号Ｚ_bkとな
る。同様にして、後段の（ｋ＋１）段のフィルタユニッ
トにおいては、信号Ｘが乗算器１_k+1に入力される一方
で、別の信号Ｙが記憶素子４_k+1を介して乗算器１_k+1
に入力される。二つの信号は、ｋ段のフィルタユニット
の場合と同様にして、乗算器１_k内でブースのアルゴリ
ズムに基づき処理され、乗算値Ｚ_k+1が生成される。乗
算値Ｚ_k+1は、乗算器１_k+1から加算器３_k+1に入力さ
れ、ｋ段のフィルタユニットからの信号Ｚ_bkと加算さ
れ、信号Ｚ_ak+1遅延素子２_k+1に入力される。この結
果、信号Ｚ_ak+1は、遅延信号Ｚ_bk+1となる。同様な動作
が全フィルタユニットにおいて繰り返され、最終的に濾
波信号Ｃが出力される。

【００１７】各フィルタユニットにおける記憶素子２と
記憶素子４は、クロック信号ＣＬＫにより、動作タイミ
ングを制御されている。各フィルタユニット内の動作の
タイミングと、フィルタユニット間の動作タイミングと
は、上述のクロック信号による制御と、フィルタユニッ
ト内で生ずる信号の遅延を考慮したクロックサイクル内
で使用することができる。なお、加算器３₁には信号Ｚ
₁の他に信号Ｚ_b0が入力されるが、上述の説明において
はＺ_b0を接地信号とする。

【００１８】以上の例は典型例に過ぎないが、ディジタ
ルフィルタは多くの乗算器を内在することが分かる。そ
して、この例に代表されるように、複数の乗算器を並列
的に結合して演算の高速化を図る乗算方式が一般的にな
っている。

【００１９】

【発明が解決しようとする課題】しかしながら、従来の
ディジタル信号処理方法又はディジタル信号処理装置に
おいては、乗算器自体にブースデコーダを内在させてい
るので、乗算器を複数含んでディジタル信号処理を行な
う場合には、各乗算器内におけるブースのアルゴリズム
の実行を重複して行なっていた。例えば従来のディジタ
ルフィルタにおいては、並列的に結合した複数の乗算器
の個々においてブースデコーダ６_k又は要素デコーダ６
_khを重複して動作させていた。これは、システム全体と
しての演算量の無駄である。また、各乗算器は、同等の
機能を奏するのブースデコーダを内在することになるの
で、ハードウエア構成上も複雑になり、無駄である。ま
た、より高速な信号処理を実現しようとする場合には、
乗算過程自体が信号処理に対して律速的に作用すること
になり、処理可能な信号帯域に制約が生じ、利用分野を
徒に狭めてしまう。

【００２０】特に、複数の乗算器を結合してディジタル
信号処理系を構成すると、各乗算器の演算時間が問題に
なる場合がある。例えば、ディジタルフィルタの場合の
ように乗算器が並列的に結合していて、各乗算器からの
出力信号が引き続く信号処理に用いられる場合には、信
号の入力サイクルと信号処理タイミングとが合致するこ
とが要請されるが、このタイミングが狂うとそのディジ
タル信号処理が実行できなくなる。このため、ディジタ
ル信号処理系においては、乗算器の演算時間を入力信号
サイクルより短くする必要がある。

【００２１】しかし、従来のように各乗算器において並
列的若しくは重複的にブースデコーダを動作させると、
各ブースデコーダにおいて少しずつ信号の遅延が生ずる
ので、高速動作が困難である。特により高速処理を行う
場合は、僅かな遅延の発生が、信号処理上大きな障害と
なる。このような高速処理上の問題は、図１２のような
トランスバーサル型よりも図１３のような転置型の方が
顕著である。即ち、図１３の転置型のものの方が、構成
要素の数が多く、記憶素子４_k、遅延素子２_k、乗算器
１_k及び加算器３_kで構成されるフィルタユニット内の
みならず、フィルタユニット間での動作タイミングの調
整が必要となるからである。音声や画像の処理、マルチ
メディアの発達等の新たな応用分野の拡大に鑑みるに、
ディジタル信号処理の更なる高速化の要請は高い。

【００２２】本発明は、上記の問題点を解決するために
なされたものであり、より高速でシステム構成として無
駄のないディジタル信号処理方法及びその装置を提供す
ることを目的とする。

【００２３】

【課題を解決するための手段】本発明に係るディジタル
信号処理方法は、ブースのアルゴリズムを用いる乗算過
程を複数有する信号処理過程に関するものであり、この
ブースのアルゴリズムを各乗算過程に対して共通に実行
し、その結果に基づき各乗算過程を実行するものであ
る。また、本発明に係るディジタル信号処理装置は、複
数の乗算器を有し、ブースのアルゴリズムを実行する乗
算器内のブロックを、ブースデコーダとして分離し各乗
算器に共通に、即ち一箇所で共用するように、設けたも
のである。このディジタル信号処理装置の代表例が複数
の乗算器の並列的結合構造を有するディジタルフィルタ
装置である。なお、ブースデコーダとは、ｙ_2i、ｙ_2i+1
及びｙ_2i+2の入力信号をデコードする装置をいうが、デ
コード信号Ｂは、上述の通り２次のブースのアルゴリズ
ムを用いる場合は、０、±１、±２である。しかし、本
発明においては、ブースのアルゴリズムを２次のものに
限定する意図はなく、従って信号Ｂもこれらの５個に限
定されない。また、本発明に係るディジタル信号処理装
置は、転置型ディジタルフィルタを有する。また、本発
明に係るディジタル信号処理装置は、ブースのアルゴリ
ズムを実行するブロックを有しない乗算器を含み、同種
又は同一の演算を実行し、段階的に配置する複数の演算
ユニットと、乗算器に対して、ブースのアルゴリズムを
共通に実行してデコード信号を供給するブースデコーダ
を有する。

【００２４】

【作用】本発明に係る方法によれば、これまで各乗算過
程で重複して行われていたブースのアルゴリズムの実行
を、各乗算過程で重複することなく共通に行い、その結
果に基づき引き続く演算を各乗算過程で実行することに
なるので、システムに無駄がなくなり、且つ高速のディ
ジタル信号処理が可能になる。また、本発明に係る装置
によれば、各乗算器内のブースのアルゴリズムを実行す
るブロックをブースデコーダとして分離し各乗算器に共
通なものにするので、システム構成上の無駄がなくな
り、装置の高速化に資するととに、ディジタル信号処理
回路の規模を削減でき、小型化できる。更には、ブース
デコーダが単一化されるので、ブースデコーダで生ずる
信号の遅延による悪影響を極力抑えることができ、ディ
ジタル信号処理系におけるタイミングの調整が容易とな
り、更なる演算の高速化を実現できる。また、本発明に
係る装置において、転置型ディジタルフィルタ装置を使
用した場合には特に演算時間の短縮に及ぼす効果が顕著
なものとなる。

【００２５】

【実施例】図１は本発明の一実施例に係る直接型のディ
ジタルフィルタの基本的な回路構成図である。この図に
おいて、構成の要素が図３、図４及び図１２におけるも
のと同じ場合には同じ番号を用いている。即ち、１１は
積加算ブロック、２は遅延素子、３は加算器、４はレジ
スタのような記憶素子、５は信号Ｃにより記憶素子のア
ドレス指定をするアドレスデコーダ、１６は単独で分離
され共用化されたブースデコーダである。入力信号Ｘ，
Ｙは図３及び図４の場合と同様に８桁とする。信号Ｘ
は、端子１から入力され、遅延素子２を複数通過して行
く。この過程で、Ｘには所定の遅延が施される。入力信
号Ｙである離散変数は、端子２から入力される。Ｙは、
ブースデコーダ１６において０、±１、±２にデコード
される。

【００２６】このブースデコーダ１６は、図３及び図４
（図１２）における乗算器１又は図１における積加算ブ
ロック１１に共通であり、積加算ブロック１１から分離
されている。このデコード信号Ｂ（＝（x,2x,comp)）は
レジスタ４に一旦蓄積される。各レジスタ４_kは、アド
レスデコーダ５により入力信号Ａに従ってその書き込み
タイミングが制御されている。各遅延素子２_k-1（k=1,
2,..i,..n ；20は遅延なしを意味する) の出力信号Ｘ_k
とデコード信号Ｂは、積加算ブロック１１_kにおいて処
理されて乗算値Ｚ_kを出力する。乗算値Ｚ_kは、加算器
３において総合的に加算される。加算器３は、出力端子
から濾波信号Ｃを出力する。

【００２７】各積加算ブロック１１_kにおける演算処理
は、乗算器内にブースデコーダのブロック（６ｋ）があ
るかどうかの違いを除けば、基本的には図３及び図４
（図１２）の乗算器１_kにおける処理と同じであり、図
３及び図４の該当する部分に符号１１_kを付してある。
図６〜図８を参照しながら、積加算ブロック１１_kの動
作を説明する。即ち、共通に設けたブースデコーダ１６
からの信号Ｂと被乗数Ｘは、部分積生成回路７_hg(h=1,
2,3 ; g=1,2,...,9）の群７_hにおいて処理されて、部
分積を生成する。この部分積は、半加算器８及び全加算
器９₁、９₂を介して最終的にＣＬＡ１０により処理さ
れる。ＣＬＡ１０は、積Ｚ_kを生成し加算器３に出力す
る。この実施例に示すように、ブースデコーダを単一化
して従来の複数の乗算器に対して共通にして分離する
と、ブースのアルゴリズムの重複的な実行はなくなり、
システムや処理方法上の無駄がなくなる。また、デコー
ド信号Ｂの生成を、一連の信号処理に先立って共通の一
箇所で一気に行うことになるので、レジスタ４_k、遅延
素子２_k及び積加算ブロック１１_kから構成される基本
演算単位間の信号処理時間を短縮することができ、全体
として演算速度の高速化を実現できる。しかも、従来の
Ｎ個のブースデコーダが必要であったにも拘らず１個で
足り、（Ｎ−１）個分の回路規模を低減できる。

【００２８】なお、図１に示すディジタルフィルタにお
いて、遅延素子２_i、ブースデコーダ６_iを有する乗算
器１_i及び記憶素子４_iで構成されるユニットを便宜的
に「ｉ段のフィルタユニット」(i=1,2,...n ）と呼ぶこ
とにすると、図１に示す装置は、ｎ個のフィルタユニッ
トが段階的に結合され、各段のフィルタユニットからの
出力信号Ｚ_j（j=1,2,...n) が単一の加算器３で加算さ
れる装置と考えることができる。それ故、上記の実施例
は、従来同一又は同種の処理を行う複数の演算ユニット
に重複して設けられていたブースデコーダを、それらの
演算ユニットに共通のブロックとして別に設けたものと
して理解することもできる。

【００２９】図２は本発明に係る他の実施例の転置型の
ディジタルフィルタの基本的な回路構成図である。この
図において、構成の要素が図３、図４及び図１３におけ
るものと同じ場合には同じ番号を用いている。即ち、１
１は積加算ブロック、２は遅延素子、３は加算器、４は
レジスタのような記憶素子であり、ＣＬＫは記憶素子４
と遅延素子２の動作を制御するクロック信号である。記
憶素子はレジスタで良いが記憶素子４と混同を避けるた
め、遅延素子の語を用いる。２６は単独で分離され共用
化されたブースデコーダである。入力信号Ｘ，Ｙは図３
及び図４の場合と同様にして８桁とする。なお、記憶素
子（レジスタ）４_k、積加算ブロック１１_k、加算器３
_k及び遅延素子２_kで構成されるユニットを、便宜上
「ｋ段のフィルタユニット」という。

【００３０】信号Ｙは、ブースタコーダ２６においてデ
コード信号Ｂ（＝（x,2x,comp)）にデコードされる。こ
のブースデコーダ２６は、図１３における乗算器１又は
図３及び図４における各積加算ブロック１１_kに共通で
あり、各積加算ブロック１１_kから分離して共用化され
ている。ｋ段のフィルタユニットにおいて、信号Ｂは、
レジスタ４_kに一端蓄積される。レジスタ４_kは、クロ
ック信号に応じて動作して、書き込みタイミングが制御
される。積加算ブロック１１_kでは、信号Ｘが入力さ
れ、信号Ｂが記憶素子４_kから入力される。積加算ブロ
ック１１_kは、クロック信号に応じて動作して、信号Ｘ
と信号Ｂとを処理し、総合的にブースのアルゴリズムに
基づく乗算を実行し、乗算値Ｚ_kを出力する。積加算ブ
ロック１１_kの動作は図６〜図８に基づき上述した通り
でありから省略する。

【００３１】信号Ｚ_kは、加算器３_kにおいて、（ｋ−
１）段からの信号Ｚ_bk-1と加算される。加算器３_kから
出力された信号Ｚ_akは、遅延素子２_kに入力されて遅延
を受け、信号Ｚ_bkとなる。（ｋ＋１）段のフィルタユニ
ットでは、クロック信号ＣＬＫに制御されながら、ｋ段
のフィルタユニットと同様に信号Ｘと信号Ｂとが処理さ
れて信号Ｚ_k+1が出力される。そして、信号Ｚ_k+1が信
号Ｚ_bkと加算器３_k+1において加算され、信号Ｚ_ak+1を
遅延素子２_k+1に出力し、Ｚ_bk+1を（ｋ＋２）段ユニッ
トに向けて生成する。以上のような動作が繰り返され
て、最終的に濾波信号Ｃが出力される。なお、加算器３
₁には信号Ｚ₁の他に信号Ｚ_b0が入力されるが、上述の
説明においてはＺ_b0を接地信号とする。

【００３２】図１３に示す従来の転置型ディジタルフィ
ルタでは、各フィルタユニット及びフィルタユニット間
の乗算器演算時間と加算器演算器時間との和が遅延時間
以下になるように調整される。この場合、各乗算器にお
いてブースのアルゴリズムが重複的に実行されており無
駄である。しかも、各乗算器内の各ブースデコーダには
電気回路的に個性があるために、微妙な遅延差が生じ、
厳密な動作タイミングの制御を行う上で、支障を生じて
しまう。しかし、図２に示した実施例においてはブース
デコーダを単一に分離して共用化しているので、システ
ムの無駄を解消し、動作タイミングの制御を合理化し、
信号処理能力を向上させることができ、高速動作が可能
になる。

【００３３】なお、図２に示すディジタルフィルタは、
ｎ個のフィルタユニットが段階的に結合され、各段のフ
ィルタユニットからの出力信号Ｚ_bk（k=1,2,...)が順次
加算されてゆく装置と考えることができる。それ故、上
記の実施例は、従来同一又は同種の処理を行う複数の演
算ユニットに重複して設けられていたブースデコーダ
を、それらの演算ユニットに共通のブロックとして別に
設けたものとして理解することもできる。

【００３４】次に、本発明を適用した場合の効果の違い
を、転置型ディジタルフィルタの場合と直接型ディジタ
ルフィルタの場合とで比較してみる。入力信号ＹがＮ_Y
［ｂｉｔ］であり、フィルタ次数をｎ［タップ］（但
し、ｎ＞１）とする。又、以下においては、説明の便宜
上、直接型ディジタルフィルタの場合を「Ａ」、転置型
ディジタルフィルタの場合を「Ｂ」で区別する。本発明
を用いない場合の最高動作周期Ｔm は、各ディジタルフ
ィルタの場合で、次のように表現できる。直接型：ＴmA＝αＮ_Y＋β（ｎ−１）転置型：ＴmB＝αＮ_Y 但し、α、βは比例定数であり、α＞０、β＞０であ
る。本発明を用いた場合の最高動作周期ＴM は、各ディ
ジタルフィルタの場合で、次のように表現される。直接型：ＴMA＝καＮ_Y＋β（ｎ−１）転置型：ＴMB＝καＮ_Y 但し、κは比例定数であり、０＜κ＜１である。する
と、本発明の適用の効果、即ち演算時間短縮率Ｒ（＝(T
M-Tm)/Tm）は、次のように表現される。

【００３５】

【数４】

【００３６】従って、上記二種類のディジタルフィルタ
の有効度合比は、次のようになる。

【００３７】

【数５】

【００３８】それゆえ、本発明の演算時間短縮に及ぼす
効果は、転置型ディジタルフィルタの場合の方が、直接
型ディジタルフィルタの場合よりも顕著となる。

【００３９】なお、上述の実施例においては並列的に結
合した複数の乗算器を典型例として説明したが、複数の
乗算器を内在するディジタル信号処理系であれば本発明
が適用され、本発明は乗算器の結合状態が並列的である
ことに限定されない。また、本発明のディジタル信号処
理は、上述の実施例のディジタルフィルタに関するもの
に限定されるものではなく、入力信号の値の各桁を時分
割して処理するディジタルフィルタや多次元のディジタ
ルフィルタであっても、複数の乗算器を内在するもので
あれば、本発明の範囲内にある。更に、ディジタル信号
処理装置内に複数の乗算器群があり、各群に共通で単一
分離されたブースデコーダが存在する結果、かかるブー
スデコーダが複数存在する場合であっても、複数の乗算
器に対してブースデコーダが単体として分離されている
から、それは本発明の範囲に属することは言うまでも無
い。

【００４０】なお、本発明においてはブースアルゴリス
ムを実行するブロックを便宜的に『ブースデコーダ』と
呼んでいるが、このようなブロックを『ブースエンコー
ダ』と呼んでいる例（特開昭６０−２５４３７２号）も
ある。また、本発明における『乗算器excluding ブース
デコーダ』とは、ブースデコーダ『のみ』を排除した乗
算器を意味しない。ブースデコーダ以外の他のブロック
をも併せて排除し、結果としてブースアルゴリズムが共
通となる態様の装置であっても本発明の意図するもので
ある。

【００４１】

【発明の効果】以上のように本発明によれば、ディジタ
ル信号処理におけるブースのアルゴリズムの重複実行を
回避するようにしたので、信号処理上、回路構成上又は
システム上の無駄を無くすことができ、高速化できる。
そしてシステム内におけるタイミング制御を容易に又正
確に行うことができるので、より高速なディジタル信号
処理が可能となる。また、回路規模を削減することがで
き小型化できる。特に本発明の効果は、転置型ディジタ
ルフィルタを内蔵するディジタル信号処理技術において
顕著である。

【図面の簡単な説明】

【図１】本発明の一実施例に係る直接型のディジタルフ
ィルタの基本的な回路構成図である。

【図２】本発明に係る他の実施例の転置型のディジタル
フィルタの基本的な回路構成図である。

【図３】ブースのアルゴリズムを実行する並列乗算器の
構成例を示した回路図（その１）である。

【図４】ブースのアルゴリズムを実行する並列乗算器の
構成例を示した回路図（その２）である。

【図５】ブースデコーダの典型例の回路図である。

【図６】部分積生成回路の動作説明図である。

【図７】部分積生成回路の動作説明図である。

【図８】部分積生成回路の動作説明図である。

【図９】半加算器の入出力端子の説明図である。

【図１０】全加算器の入出力端子の説明図である。

【図１１】先見加算回路の入出力端子の説明図である。

【図１２】直接型と称されているディジタルフィルタの
回路構成を示すブロック図である。

【図１３】転置型と称されるているディジタルフィルタ
の回路構成を示すブロック図である。

Claims

【特許請求の範囲】

【請求項１】ブースのアルゴリズムを用いる乗算過程
を複数有する信号処理過程を有し、前記ブースのアルゴ
リズムを各乗算過程に対して共通に実行し、その結果に
基づき各乗算過程を実行することを特徴とするディジタ
ル信号処理方法。
【請求項２】複数の乗算器の各々におけるブースのア
ルゴリズムを実行するブロックを各乗算器から単体のブ
ースデコーダとして分離し、各乗算器に共通にしたこと
を特徴とするディジタル信号処理装置。
【請求項３】前記ディジタル信号処理装置は、複数の
乗算器を並列的に配置したディジタルフィルタ装置であ
ることを特徴とする請求項２記載のディジタル信号処理
装置。
【請求項４】前記ディジタル信号処理装置は、転置型
ディジタルフィルタ装置を有することを特徴とする請求
項２記載のディジタル信号処理装置。
【請求項５】ブースのアルゴリズムを実行するブロッ
クを有しない乗算器を含み、同種又は同一の演算を実行
し、段階的に配置する複数の演算ユニットと、前記乗算器に対して、ブースのアルゴリズムを共通に実
行してデコード信号を供給するブースデコーダを有する
ディジタル信号処理装置。