KR920017363A - 직렬 입출력 승산회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 제1실시예에 따른 승산 회로의 배열을 도시하는 개략 블럭도, 제7도는 제6도에 도시된 승산 회로의 제1실시예에 사용된 가변 지연 회로의 일례를 도시하는 블럭도, 제8도는 제6도에 도시된 본 발명의 승산회로의 제1실시예의 등가 회로의 일례를 도시하는 개략 블럭도.
Claims (3)
- 직렬 입출력 승산 회로가, 하나의 수와 다른 수의 부분 곱을 각각 계산하기 위한 계산회로와, 상기 계산회로를 통하여 사이 하나의 수를 직렬로 그 입력 부분에 공급받는 다수의 전가산기와, 상기 다수의 전가산기의 캐리출력을 상기 전가산기의 입력 부분에 공급하기 위한 단위 지연 소자와, 상위 디지트측의 상기 전가산기의 합 출력을 하위 디지티측의 상기 전가산기의 입력 부분에 공급하기 위한 가변지연 회로를 포함하며, 여기서, 상기 하나의 수와 다른 수와의 곱이 최소 디지트의 상기 전가산기의 합 출력으로서 직렬로 얻어지는 직렬 입력 승산 회로.
- 직렬 입력 승산 회로가, 종속 접속되며 하나의 수가 질렬로 공급되는 다수의 단위 지연 소자를 구비하는 지연회로와, "1"이 될 다른 수를 입력 단자에서 공급받는 다수의 AND회로와, 상기 다수의 지연 소자의 출력으로부터 분리 선택된 하나의 출력을 상기 다수의 AND회로의 다른 입력 단자에 공급하기 위한 수단과, 상기 다수의 전가산기의 캐리 출력이 통과하여 상기 다수의 전가산기의 입력 부분에 각각 다시 공급되게하는 다수의 지연소자와, 상위 디지트측의 상기 전가산기의 합 출력이 통과하여 하위 디지트측의 상기 전가산기의입력부분에 각각 공급되게 하는 다수의 단위 지연소자를 포함하며, 여기서 상기 하나의 수와 다른 수와의 곱이 최소 디지트의 상기 전가산기의 합 출력으로서 직렬로 얻어지는 직렬 입출력 승산 회로.
- 직렬 입출력 승산 회로가, 직렬로 입력된 입력 데이타와 예정된 계수와의 부분곱을 계산하기 위한 계산 회로와, 상기 계산 회로의 출력을 공급받는 다수의 전가산기와, 상기 다수의 전가산기의 캐리 출력을 상기 다수의 전가산기의 입력 부분에 복귀시키기 위한 다수의 지연 소자와, 상기 전가산기의 합 출력을 각각 하위 디지트측의 상기 전가산기의 입력 부분에 공급하기 위한 다수의 지연회로와, 상기 다수의 전가산기의 합 출력과 캐리 출력을 가산하면서 그 캐리 출력을 그 입력 부분에 순차적으로 복귀시키기 위한 추가의 전가산기를 포함하며, 여기서 상기 입력 데이타와 상기 예정된 계수와의 곱이 상기 다수의 전가산기와 상기추가의 전가산기의 최소 디지트의 상기 전가산기의 합 출력 단자에서 얻어지는 직렬 입출력 승산회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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