KR900016858A - 고속 수치 프로세서 - Google Patents

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KR900016858A
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이. 스테이스 도날드
비. 히포나 마리아
엠. 달리 헨리
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엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
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Abstract

내용 없음

Description

고속 수치 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 프로세서 구조의 도면,
제2도는 본 발명에 사용하기 위한 승산기 회로의 기능적인 블럭도의 도면.

Claims (20)

  1. 다수의 연산 기능을 수행하기 위한 프로세서에 있어서 2개 이상의 수의 적을 계산하기 위한 승산기 회로, 적을 계산하는 제1어레이 제2어레이에 상기 승산기를 재구성하기 위한 논리 회로, 상기 제1어레이에 한 셋트의 수 및 상기 제2어레이에 다른 셋트의 수를 유도하기 위한 오퍼랜드 루팅 회로, 선정된 반복 횟수로 상기 오퍼랜드루팅 회로에 상기 적을 유도하기 위한 레지스터, 및 상기 선정된 반복 횟수 후 결과를 발생시키도록 상기 적을 결합하기 위한 가산기 회로로 구성되는 것을 특징으로 하는 프로세서.
  2. 제1항에 있어서, 상기 승산기가 가산기 트리인 것을 특징으로 하는 프로세서.
  3. 제3항에 있어서, 시드 값 수를 발생시키고 상기 오퍼랜드 루팅 회로에 상기 시드값 수를 유도하기 위한 회로를 더 포함하는 것을 특징으로 하는 프로세서.
  4. 제1항에 있어서, 상기 레지스터가 중간 값을 누산하기 위해 관련된 중간 기억 회로를 갖고 있는 것을 특징으로 하는 프로세서.
  5. 제1항에 있어서, 특정한 반복 횟수가 연산적으로 결정되는 것을 특징으로 하는 프로세서.
  6. 제1항에 있어서, 상기 결과를 라운딩시키기 위해 상기 기산기 회로에 접속된 라운딩 회로를 더 포함하는 것을 특징으로 하는 프로세서.
  7. 제1항에 있어서, 수행되는 연산 기능들 중 한 기능이 제산인 것을 특징으로 하는 프로세서.
  8. 제1항에 있어서, 수행되는 연산 기능들 중 한 기능이 제곱근인 것을 특징으로 하는 프로세서.
  9. 다수의 연산기능을 수행하기 위한 프로세서에 있어서, 상기 연산기능들 중 한 기능이 수행되려는 것을 결정하고 수행되려는 연산 기능을 표시하는 제어 신호를 전송하기 위한 디코더 회로, 2개 이상의 수의 적을 계산하기 위한 승산기 회로, 독립한 적을 계산하는 제1및 제2어레이에 상기 승산기를 재구성하기 위한 상기 제어 신호에 응답하는 논리 회로, 상기 제어신호에 따라 상기 제1어레이에 한 셋트의 수 및 상기 제2어레이에 다른 셋트의 수를 유도하기 위해 상기 제어신호에 응답하는 오퍼랜드 루팅회로, 선정된 반복 횟수로 상기 오퍼랜드 루팅 회로에 상기 적을 유도하기 위한 레지스터, 결과를 발생시키도록 상기 적을 결합시키기 위한 가산기 회로, 및 상기 제어신호에 따라 상기 가산기 회로에 상기 적을 유도하기 위해 상기 제어신호에 응답하는 스위칭 회로로 구성되는 것을 특징으로 하는 프로세서.
  10. 제9항에 있어서, 상기 승산기가 가산기 트리인 것을 특징으로 하는 프로세서.
  11. 제9항에 있어서, 시드 값 수를 발생시키고 상기 오퍼랜드 루팅 회로에 상기 시드 값 수를 유도하기 위한 발생기 회로를 더 포함하는 것을 특징으로 하는 프로세서.
  12. 제9항에 있어서, 상기 레지스터가 중간 값을 누산하기 위해 관련된 중간 기억회로를 갖고 있는 것을 특징을 하는 프로세서.
  13. 제11항에 있어서, 상기 발생기 회로가 등속 호출 메모리를 포함하는 것을 특징으로 하는 프로세서.
  14. 제9항에 있어서, 상기 결과를 라운딩시키기 위해 상기 가산기 회로에 접속된 라운딩회로를 더 포함하는 것을 특징으로 하는 프로세서.
  15. 제9항에 있어서, 수행되는 연산 기능들중 한 기능이 제산인 것을 특징으로 하는 프로세서.
  16. 제9항에 있어서, 수행되는 연산 기능들중 한 기능이 제곱근인 것을 특징으로 하는 프로세서.
  17. 산술기능을 수행하기 위한 방법이 있어서, 제1및 제2어레이에 2개 이상의 수의 적을 계산하기 위한 승산기 회로를 재결합하는 스텝.
    상기 제1어레이에 제1셋트의 수 및 상기 제2어레이에 제2셋트의 수를 유도하는 스텝, 상기 제1어레이 내에서 상기 제1셋트의 수의 적을 계산하고 상기 제2어레이 내에서 제2셋트의 수의 적을 계산하는 스텝, 특정한 반복횟수로 상기 승산기에 다시 상기 적을 유도하는 스텝, 및 상기 선정된 반복 횟수 후 결과를 발생시키도록 상기 적을 결합하는 스텝을 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 다수의 연산 기능이 수행되려는 것을 결정하는 스텝을 더 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 수행되려는 연산기능을 표시하는 제어 신호를 상기 승산기에 전송하는 스텝을 더 포함하는 것을 특징으로 하는 방법.
  20. 제17항에 있어서, 시드 값 수를 발생하고 상기 승산기에 상기 시드 값 수를 전송하는 스텝을 더 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900005849A 1989-04-26 1990-04-26 고속 수치 프로세서 KR100236250B1 (ko)

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