JP2902045B2 - 高速数値処理装置 - Google Patents

高速数値処理装置

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理装置に関し、特に、高速で除算及
び開平算を行う処理装置に関する。
（従来技術とその問題点） 高速算術計算は、コンピュータ、信号処理装置及びプ
ロセスコントローラ等の多くの情報処理装置の決定的な
設計要素である。これらのシステムは、高速で計算を行
う高度に並列的な設計を採用した大規模集積回路に依存
するところがますます大きくなってきている。並列技術
を使って乗算を行う装置はいろいろあるが、除算と開平
算を行う装置は一般に順次方式であり、従って低速で作
動する。
除算及び開平算は、加算、減算、又は乗算とは異なっ
て、反復プロセスである。除算又は開平算を行う装置又
は回路は、商又は根の値に達するのに多数のステップ又
はクロックサイクルを要する。情報処理装置の実行時間
と精度とは、除算と開平算とを行うのに使われる技術に
よって大いに影響を受ける。或る既知の技術は、収斂ア
ルゴリズムを使用する。
除算では、収斂アルゴリズムは、被除数と除数とを分
数として扱う。若し除数（即ち、分数の分母）に除数の
或る関数を繰り返し乗じた結果として極限において１に
なるのであれば、被除数に同じ関数を繰り返し乗じれ
ば、被除数は極限において商となる。開平算では、平方
根を求めようとしている数は分数として扱われ、その数
は分子についても分母についても同じである。その分数
にある関数を繰り返し乗ずると、極限において分母は１
となり、分子は平行根となる。
情報処理システムにおいては、高速掛算器を、収斂ア
ルゴリズムに従って作動する他の回路と関連させて使用
させて除算及び開平算を行うことが出来る。代表的収斂
アルゴリズムは、結果に到達するのに乗算を反復するス
テップを必要とする。その結果、従来技術の高速乗算器
は、収斂アルゴリズムの各持続時間について少なくとも
３クロックサイクルを必要とする。従って、除算及び開
平算は、他の計算に比べると相当の長さの時間を要す
る。
高速情報処理装置が求められているので、高速除算及
び開平算が可能なプロセッサを提供する必要が生じた。
（発明の概要） 本発明は、高速除算及び開平算の実行に関連する欠点
及び問題を実質的に解消ないしは防止する処理装置を提
供する。一実施例では、除算を４クロックサイクルで、
開平算を６クロックサイクルで実行する高速数値処理装
置を提供する。
本発明の処理装置は、２個の数の積を計算する乗算回
路を有する。該乗算回路を第１アレイと第２アレイとに
再構成する論理回路が設けられる。該乗算回路の第１及
び第２のアレイを積を計算する。一組のオペランドを該
第１アレイに向け、他のオペランドを該第２アレイに向
けるオペランド経路指定回路が設けられる。該積を、特
定の回数又は繰り返し数だけ該オペランド経路指定回路
に向けるレジスターが設けられる。最後に、その所定の
繰り返し回数が完了した後に、その積を結合させて最終
結果を作る加算回路が設けられる。
単一アレイ又は二重アレイのいずれにも構成すること
の出来る乗算回路を有する処理装置の技術上の利点は、
収束アルゴリズムを使って除算及び開平算を実行できる
点にある。乗算回路の２個のアレイは、除算または開平
算のいずれかを、少ないクロックサイクル数で、従っ
て、高速で、平行処理することを可能にするものであ
る。
第２実施例では、本発明の処理装置は、複数の算術機
能を行う。該処理装置は、複数の算術機能のうちのどれ
を実行するかを決定するデコーダを有する。該デコーダ
回路は、選択された算術機能に特有の制御信号を送る。
２個の数の積を計算する乗算回路が設けられる。該制御
信号に応答する論理回路は、乗算及び開平算を行うべき
場合には、該乗算回路を第１アレイ及び第２アレイに構
成する。該第１及び第２のアレイは、独立の積を計算す
る。オペランド経路指定回路もデコーダ回路の制御信号
に応答し、該制御信号に従って一組のオペランドを第１
アレイに向け、他のオペランドを第２アレイに向ける。
積を結合させて結果を生成する加算回路が設けられる。
該制御信号に応答して、該積を最終加算回路に向けるス
イッチング回路は、該制御信号に従って、入ってくる積
を調整しまたは零点規制をする。
単一アレイ又は二重アレイに構成することの出来る乗
算回路を有する処理装置の他の利点は、一つの乗算回路
を使って異なる計算を行うことが出来る点にある。伝統
的な乗算では、単一アレイモードで乗算回路を使用し、
除算又は開平算では該乗算回路は二重アレイモードに構
成される。この二つのモードの一方を選択するデコーダ
回路を設けることにより、単一の乗算回路を最も適切に
使用することが可能となる。
以下、添付図面を参照して本発明を詳しく説明する。
（実施例） 本発明の処理装置は、除算用のと開平算用のと、二つ
の収斂アルゴリズムを使用する。除算では、Ｘ÷Ｙ＝Ｑ
において、Ｘは被除数、Ｙは除数、Ｑは商である。この
等式は、X/Y＝Ｑとも書かれる。除算アルゴリズムの第
１ステップでは、Ｙを１にする種値ＳがＸ及びＹの両方
に乗じられる。この第１ステップ後、Ｘ＊Ｓ＝Ｑ、Ｙ＊
Ｓ＝Ｇとなる。次のステップでは、Ｑ及びＧに関数Ｆを
乗じるが、ここでＦ＝２−Ｇである。Ｆ＊Ｑの結果は、
Ｑの古い値にとって代わり、Ｆ＊Ｇの結果はＧの古い値
にとって代わる。最後のステップは、Ｆ＊Ｇが１に近づ
き、Ｆ＊ＱがX/Yの商に近づくように、所定回数だけ反
復される。
平方根については、数Ａの平方根Ｒは、Ｒ＊Ｒ＝Ａと
なる数である。数Ａの根値Ｒを計算する収斂アルゴリズ
ムでは、等式はA/Aの形に書かれる。収斂アルゴリズム
の第１ステップでは、分子の位置にあるＡに種値Ｓが乗
じられ、分母の位置にあるＡに同じ種値Ｓが２回乗じら
れるので、Ａ＊Ｓ＝Ｑで、Ａ＊Ｓ＊Ｓ＝Ｇとなる。次の
ステップでは、Ｑに関数Ｆが乗じられるが、ここでＦ＝
（３−Ｇ）/2であり、ＧにはＦ関数が２回乗じられる。
結果Ｆ＊Ｑは古いＱにとって代わり、結果Ｆ＊Ｆ＊Ｇは
古いＧにとって代わる。最後のステップは、Ｆ＊Ｑが根
値に近づき、Ｆ＊Ｆ＊Ｇが１に近づくように、所定回数
だけ反復される。
第１図を参照すると、デコーダ12は、処理装置により
実行されるべき乗算、除算又は開平算等の数値計算を決
定する論理回路（図示せず）からコマンドを受信する。
このコマンドに応じて、デコーダ12は制御信号CSを出力
14に送るが、実行される計算の種類の各々に対して異な
る制御信号がある。制御信号SCは、オペランド経路指定
回路16、論理回路18、スイッチング回路20及び種生成回
路28に送られる。該制御信号は、該回路に対して、乗
算、除算又は開平算等の特定の計算を行うように指令す
る。コマンドは、一般的には、当業者に周知されたコン
ピュータ等の装置に記憶されたプログラムにより生成さ
れる。
オペランド経路指定回路16は、入力ライン22及び24で
オペランドＮ及びＤを受信し、入力ライン26で種生成回
路28から種値Ｓを受信し、これらを、乗算回路38に接続
された適当な出力ラインへ経路指定する。オペランド経
路指定回路16は、出力ライン30及び32でオペランドＮ及
び種値Ｓを送り、出力ライン34及び36でオペランドＤ及
び種値Ｓを送る。オペランドＮは分数の分子を、オペラ
ンドＤは分数の分母を表す。当業者に周知されているよ
うに、計算の対象となる数は正規化されてN/Dの形の分
数表記にされる。
乗算回路38の論理回路18は、デコーダ12から制御信号
CSを受信し、この信号が除算又は開平算を要求している
場合には乗算回路38を２個のアレイＬ及びＲに再構成す
る。オペランド経路指定回路16は、オペランドＮ及び種
値ＳをＬアレイに経路指定し、オペランドＤ及び種値を
Ｒアレイに経路指定する。アレイＬの出力は、ライン40
に沿ってスイッチング回路20に送られ、乗算回路38のス
テージＲの出力は、ライン42に沿ってスイッチング回路
20に送られる。
スイッチング回路20は、デコーダ12からの制御信号CS
に応答して、実行されるべき計算の種類に従って乗算回
路アレイＬ及びＲの出力を所定の経路に沿って送る。ス
イッチング回路20は、乗算回路38を所定回数だけ通過さ
せたのち、乗算回路38のアレイＬ及びＲの出力を加算回
路44に向ける。加算回路44の出力は、当業者に周知され
ているように丸め機能を実行する丸め回路46に送られ
る。
スイッチング回路20に、Ｑレジスター48及びＧレジス
ター50が随伴している。このＱレジスター及びＧレジス
ターは、スイッチング回路20を通して乗算回路38から中
間結果を受信し、この中間結果をオペランド経路指定回
路16に送る。Ｑレジスター及びＧレジスターの各々に随
伴する丸め回路が設けられ、結果の精度を高める。Ｑ丸
め回路52は、Ｑレジスター48から出力を受信し、丸め機
能を実行し、その結果をライン54に沿ってオペランド経
路指定回路16に送る。Ｇ丸めレジスター56はＧレジスタ
50から出力を受信し、丸め機能を実行し、出力をライン
58に沿ってオペランド経路指定回路16に送る。
Ｇレジスター50にはＦレジスター60及びＦ生成回路62
も随伴している。これらのレジスターは、以下に詳述す
る開平算に伴う或るステップにおいて使用される。
第２図を参照して、本発明に使用される乗算回路を詳
しく説明する。除算は、当業者に周知されているよう
に、加算木を使って実行することが出来る。加算木の構
成は周知されている。その種の装置の一つが、この出願
の譲受人に所有されている同時係属出願第149,779号に
記載されている。この発明は、出願第149,779号に記載
されている乗算回路を修正して、その乗算回路を２個の
別々のアレイに再構成したものである。
オペランド経路指定回路100は、オペランドＮ（即
ち、被乗数）をバス102に向ける。オペランドＤ（即
ち、被乗数Ｄ）はバス104に向けられる。種値Ｓは、オ
ペランド経路指定回路100によりバス106に向けられる。
種値Ｓは、乗数Ｓと称する。バス102は、部分積生成回
路108A−Ｄの全精度ポートに接続され、バス104は、第
２の組の部分生成回路110A−Ｄの全精度ポートに接続さ
れている。
部分積生成回路108A及びＢは第１レベル加算回路112A
に接続されている。部分積生成回路108C及びＤは第１レ
ベル加算回路112Dに接続されている。部分積生成回路11
0A及びＢは第１レベル加算回路114Aに接続され、部分積
生成回路110C及びＤは第１レベル加算回路114Bに接続さ
れている。第１レベル加算回路の出力は対にされて第２
レベル加算回路116A及びＢに接続されている。第１レベ
ル加算回路112A及びＢの出力は第２レベル加算回路116A
の入力に接続され、第１レベル加算回路114A及びＢの出
力は第２レベル加算回路116Bの入力に接続されている。
第２レベル加算回路116A及びＢの出力は、スイッチング
回路118に向けられ、システムを通して経路指定され、
最後の加算回路120に向けられる。
前記した様な２アレイ型乗算回路は、１対の数又は２
対の数を掛け合わせる様に構成されることが出来る。一
つのモードでは、乗算回路38は単一アレイとして構成さ
れ、Ｎ値及びＤ値は等しくて、該乗算回路は、出願第14
9,779号に記載されているように動作する。第２のモー
ドでは、乗算回路38は１個のアレイに分割されて並列動
作する。
本発明に従って作られた装置の動作について以下に説
明をする。各動作について、実行されるべき計算の種類
を示す制御信号SCがデコーダ12により生成される。この
実施例では、乗算、除算及び開平算を示す３個の制御信
号がある。受信した制御信号に従って、オペランド経路
指定回路16、論理回路18及びスイッチング回路20は、デ
ータ経路と、乗算回路38を通す反復回路とを決定する。
乗 算 クロックサイクル0:オペランドＮ及びＤは乗算回路38
に入る。オペランド経路指定回路16はライン30ないし36
を使って乗算オペランドを乗算回路38のＬアレイ及びＲ
アレイの４個のポートに送る。オペランドＮは乗算回路
38のＬアレイの全精度ポートに経路指定され、オペラン
ドＤは乗算回路38のＲアレイの半精度ポートに経路指定
される。Ｎ及びＤの積はスイッチング回路20を通して加
算回路44へ送られる。
クロックサイクル1:加算回路44の数は、丸め回路46に
送られて、当業者に周知されているように丸められる。
このクロックサイクルでは、オペランド経路指定回路16
及び乗算回路38は、他の動作を実行することが出来る。
除 算 クロックサイクル0:オペランドＮ及びＤは、処理装置
のオペランド経路指定回路16に入る。種値Ｓは、インデ
ックスの様なＤの部分を使って種値生成回路28（これは
参照テーブルであっても良い）から引き出される。デコ
ーダ12からの制御信号CSは、オペランド経路指定回路16
及び乗算回路38に指令して、Ｎ及びＳの部分積とＤ及び
Ｓの部分積とを作らせる。乗算回路38は、Ｌ及びＲアレ
イに再構成される。Ｎはバス102でアレイＬの全精度ポ
ートに向けられ、Ｄはバス104でアレイＲの全精度ポー
トに向けられる。Ｓ値は、バス106で乗算回路38の半精
度ポートに送られる。該クロックサイクルの終了時にＮ
及びＳの積はＱレジスター48に格納され、Ｄ及びＳの積
はＧレジスター50に格納される。
クロックサイクル1:Fは、クロックサイクル０の終了
時にＧレジスター50に格納されている値から計算され
る。乗算回路38は２アレイモードに構成されたままであ
り、Ｑ及びＦの積とＧ及びＦの積とを作るが、この両方
の乗算において、Ｆはバス106により半精度ポートに接
続される。Ｇ及びＦの積はＧレジスター50へ経路指定さ
れ、Ｑ及びＦの積はＱレジスター48へ経路指定される。
クロックサイクル2:Fは、クロックサイクル１の終了
時にＧレジスター50に格納されている値から計算され
る。乗算回路38は単一アレイモードで再構成されてＱ及
びＦの積を作る。Ｆ及びＱの積は、スイッチング回路20
を通して加算回路44へ経路指定される。加算回路44の出
力は丸め回路46へ送られる。丸め回路46に格納されてい
る数は、次のクロックサイクルで丸められる商の見積も
りである。
クロックサイクル3:丸め回路46の数は、当業者に周知
されているように丸められる。このクロックサイクルに
おいて、オペランド経路指定回路16及び乗算回路38は、
他の動作を行うことが出来る。
開平算 クロックサイクル0:オペランドＮ及びＤは処理装置の
オペランド経路指定回路16に入る。種値Ｓは、インデッ
クス等のＤの一部を使って種生成回路28（これぱ参照テ
ーブルであっても良い）から引き出される。乗算回路38
は２アレイに再構成されてＮ及びＳの部分積とＤ及びＳ
の部分積とを作る。Ｎは、バス102でアレイＬの全精度
ポートに向けられ、Ｄはバス104でアレイＲの半精度ポ
ートへ向けられる。Ｓ値はバス106の半精度ポートに送
られる。結果はスイッチング回路20を通して経路指定さ
れ、該クロックサイクルの終了時にＮ及びＳの積はＱレ
ジスター48に格納され、Ｄ及びＳの積はＧレジスタ50に
格納される。
クロックサイクル1:Qレジスター48の値は、このクロ
ックサイクル中は修正されない。乗算回路38は単一アレ
イとして再構成されて、Ｇレジスター50からのＧ値と種
値Ｓとに作用する。ＳとＧとの積はＧレジスター50に経
路指定される。
クロックサイクル2:Fは、クロックサイクル１の終了
時にＧレジスター50に格納されている値から計算され
る。乗算回路38は２アレイとして再構成されて、Ｑ及び
Ｆの部分積と、Ｇ及びＦの部分積とを作る。Ｆ及びＱの
積はＧレジスター50へ経路指定される。クロックサイク
ル２の開始時に計算されたＦ値は、Ｆレジスター60に保
存される。
クロックサイクル3:Qレジスター48の値は、このクロ
ックサイクル中は修正されない。乗算回路38は単一アレ
イに再構成され、Ｇレジスター50からの値と、Ｆレジス
ター60に格納されているＦ値とに作用する。Ｆ及びＧの
積は、Ｇレジスター50へ経路指定される。
クロックサイクル4:Fは、クロックサイクル１の終了
時にＧレジスター50に格納されている値から計算され
る。乗算回路38は単一モードのままであり、Ｑ及びＦの
積を作る。Ｆ及びＱの積は、スイッチング回路20を通し
て加算回路44へ経路指定される。加算回路44の出力は丸
め回路46へ送られる。
クロックサイクル5:丸め回路46の数は、当業者に周知
されているように丸められる。このクロックサイクルに
おいて、オペランド経路指定回路16及び乗算回路38は、
他の動作を行うことが出来る。
叙上から、単一ステージモード又は二重ステージモー
ドで動作するように構成することの出来る単一の乗算回
路を備えた数値処理装置が本発明により提供されたこと
を当業者は理解するであろう。２アレイ乗算回路を使用
した結果として、従来可能であったよりも高い平行度で
且つ速い速度で除算及び開平算を実行することが出来
る。好適な実施例に関して本発明を詳しく図示し説明し
たが、発明の範囲から逸脱することなく色々な変形等が
可能であることを当業者は理解するであろう。
【図面の簡単な説明】
第１図は、本発明の処理装置の構成を示す。 第２図は、本発明に使用する乗算回路の機能ブロック図
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘンリー エム ダーリー アメリカ合衆国 テキサス州 75074 プラノ ウッドラル 3713 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/552

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のアレイ（Ｌ）と第２のアレイ（Ｒ）
    に分割される乗算回路（38）を有するデータ処理装置に
    おいて、前記第１のアレイ（Ｌ）は全精度入力ポート
    （30）と半精度入力ポート（32）を有し、前記第２のア
    レイ（Ｒ）は全精度入力ポート（34）と半精度入力ポー
    ト（36）を有し、乗算、割算或いは平方根を求める前記
    データ処理装置を構成するための再構成装置であって、 平方根の種値（Ｓ）を生成する種生成回路（28）と； データを受取り、蓄積するＱレジスタ（48）と； データを受取り、蓄積するＧレジスタ（50）と； Ｇが前記Ｇレジスタ（50）に蓄積された前記データの値
    である場合、前記Ｇレジスタ（50）に接続され、（２−
    Ｇ）の値か、（3G）/2の値の何れかの選択された一方を
    計算するためのＦ生成回路（62）と； 前記Ｇレジスタ（50）とＦ生成回路（62）に接続され、
    前記Ｇレジスタ（50）か前記Ｆ生成回路（62）の何れか
    選択された一方からデータを受取り、蓄積するためのＦ
    レジスタ（60）と； 第１と第２の入力、及び出力を有する加算回路（44）
    と； 前記乗算回路（38）、Ｑレジスタ（48）、Ｇレジスタ
    （50）、及び加算回路（44）に接続されたスイッチング
    回路（20）であって、前記スイッチング回路（20）は、
    前記第１のアレイ（Ｌ）の前記出力と前記第２のアレイ
    （Ｒ）の前記出力を受取り、且つ モードａ）前記第１のアレイ（Ｌ）の前記出力を前記加
    算回路（44）の前記第１の入力へ径路指定し、且つ前記
    第２のアレイ（Ｒ）の前記出力を前記加算回路（44）の
    前記第２の入力へ径路指定するか、 モードｂ）前記第１のアレイ（Ｌ）の前記出力を前記Ｑ
    レジスタ（48）へ径路指定し、且つ前記第２のアレイ
    （Ｒ）の前記出力を前記Ｇレジスタ（50）へ径路指定し
    するスイッチング回路と； 前記種生成回路（28）、Ｑレジスタ（48）、Ｇレジスタ
    （50）及びＦ発生回路（62）に接続され、第１の入力オ
    ペランド（N 22）と第２の入力オペランド（D 24）を受
    取るオペランド径路指定回路（16）であって、前記オペ
    ランド径路指定回路（16）は、下記の何れかのモードを
    選択して、 モードａ）前記第１の入力オペランド（N 22）で受け取
    ったデータを前記第１のアレイ（Ｌ）の前記全精度ポー
    ト（30）と前記第２のアレイ（Ｒ）の全精度ポート（3
    0）へ径路指定し、前記第２の入力オペランド（D 24）
    で受信した最上位のデータを前記第１のアレイ（Ｌ）の
    前記半精度ポート（32）へ、また前記第２の入力オペラ
    ンド（D 24）で受信した最下位のデータを前記第２のア
    レイ（Ｒ）の前記半精度ポート（36）へ径路指定し、 モードｂ）前記第１の入力オペランド（N 22）で受け取
    ったデータを前記第１のアレイ（Ｌ）の全精度ポート
    （30）へ径路指定し、前記第２の入力オペランド（D 2
    4）で受け取ったデータを前記第２のアレイ（Ｒ）の全
    精度ポート（34）へ径路指定し、且つ前記種生成回路
    （28）からの前記種値（Ｓ）を前記第１のアレイ（Ｌ）
    の半精度ポート（32）と前記第２のアレイ（Ｒ）の半精
    度ポート（36）の双方へ径路指定し、 モードｃ）前記Ｑレジスタ（48）に蓄積されたデータを
    前記第１のアレイ（Ｌ）の全精度ポート（30）へ径路指
    定し、前記Ｇレジスタ（50）に蓄積したデータを前記第
    ２のアレイ（Ｒ）の全精度ポート（34）へ径路指定し、
    且つ前記Ｆレジスタ（60）に蓄積したデータを前記第１
    のアレイ（Ｌ）の半精度ポート（32）と前記第２のアレ
    イ（Ｒ）の半精度ポート（36）の双方へ径路指定し、 モードｄ）前記Ｇレジスタ（50）に蓄積したデータを前
    記第１のアレイ（Ｌ）の全精度ポート（30）と前記第２
    のアレイ（Ｒ）の全精度ポート（34）へ径路指定し、且
    つ前記種生成回路（28）から前記種値（Ｓ）の最上位の
    データを前記第１のアレイ（Ｌ）の前記半精度ポート
    （32）へ、また前記種生成回路（28）から前記種値
    （Ｓ）の最下位のデータを前記第２のアレイ（Ｒ）の前
    記半精度ポート（36）へ径路指定し、 モードｅ）前記Ｑレジスタ（48）に蓄積したデータを前
    記第１のアレイ（Ｌ）の全精度ポート（30）へ径路指定
    し、前記Ｇレジスタ（50）に蓄積したデータを前記第２
    のアレイ（Ｒ）の全精度ポート（34）へ径路指定し、且
    つ前記Ｆ生成回路（62）によって生成されたデータを前
    記第１のアレイ（Ｌ）の半精度ポート（32）と前記第２
    のアレイ（Ｒ）の半精度ポート（36）の双方へ径路指定
    し、 モードｆ）前記Ｇレジスタ（50）に蓄積されたデータを
    前記第１のアレイ（Ｌ）の全精度ポート（30）と前記第
    ２のアレイ（Ｒ）の前記全精度ポート（34）へ径路指定
    し、前記Ｆレジスタ（60）に蓄積されたデータの最上位
    ビットを前記第１のアレイ（Ｌ）の半精度ポート（32）
    へ、また前記Ｆレジスタ（60）に蓄積されたデータの最
    下位ビットを前記第２のアレイ（Ｒ）の半精度ポート
    （36）へ径路指定し、 モードｇ）前記Ｑレジスタ（48）に蓄積されたデータを
    前記第１のアレイ（Ｌ）の精度ポート（30）と前記第２
    のアレイ（Ｒ）の全精度ポート（34）へ径路指定し、前
    記Ｆレジスタ（60）に蓄積されたデータの最上位ビット
    を前記第１のアレイ（Ｌ）の半精度ポート（32）へ、ま
    た前記Ｆレジスタ（60）に蓄積されたデータの最下位ビ
    ットを前記第２のアレイ（Ｒ）の半精度ポート（36）へ
    径路指定する前記オペランドルーチン回路（16）と； 且つ 掛け算モードか、平方根モードの何れかにおいて動作す
    る前記オペランド径路指定回路（16）と前記スイッチン
    グ回路（20）に接続されたコマンドデコーダ（12）であ
    って、前記コマンドデコーダは、 前記乗算モードにおいて、 モードａ）における前記スイッチング回路（20）とモー
    ドｂ）における前記オペランド径路指定回路（16）を制
    御するために動作し、 前記割算モードにおいて、 第１のサイクルにおいて、モードｂ）における前記スイ
    ッチング回路（20）とモードｂ）における前記オペラン
    ド径路指定回路（16）を制御するために、 第２のサイクルにおいて、モードａ）における前記スイ
    ッチング回路（20）と、モードｃ）における前記オペラ
    ンド径路指定回路（16）を制御するために、且つ（２−
    Ｇ）を計算するためにＦ発生回路（62）を制御するため
    に動作し、 前記平方根モードにおいて、 第１のサイクルにおいて、モードｂ）における前記スイ
    ッチング回路（20）とモードｂ）における前記オペラン
    ド径路指定回路（16）を制御するために、 第２のサイクルにおいて、モードａ）における前記スイ
    ッチング回路（20）とモードｄ）における前記オペラン
    ド径路指定回路（16）を制御するために、 第３のサイクルにおいて、モードｂ）における前記スイ
    ッチング回路（20）とモードｅ）における前記オペラン
    ド径路指定回路（16）を制御するために、（３−Ｇ）/2
    を計算し、前記Ｆ生成回路（62）の出力を前記Ｆレジス
    タ（60）に蓄積するように、前記Ｆ生成回路（62）を制
    御するために、 第４のサイクルにおいて、モードａ）における前記スイ
    ッチング回路（20）とモードｆ）における前記オペラン
    ド径路指定回路（16）を制御するために、及び 第５のサイクルにおいて、モードａ）における前記スイ
    ッチング回路（20）とモードｇ）における前記オペラン
    ド径路指定回路（16）を制御するために動作する 前記コマンドデコーダ（12）と、 を有することを特徴とするデータ処理装置。
  2. 【請求項２】更に、前記Ｑレジスタ（48）に接続され、
    前記オペランド径路指定回路（16）へ供給する前に前記
    Ｑレジスタ（48）に蓄積された前記データを丸めるＱ丸
    め回路（52）と、 前記Ｇレジスタ（50）に接続され、前記オペランド径路
    指定回路（16）へ供給する前に前記Ｇレジスタ（50）に
    蓄積された前記データを丸めるＱ丸め回路（56）、 を有することを特徴とする請求項１に記載の装置。
  3. 【請求項３】更に、前記加算回路（44）の出力に接続さ
    れ、前記加算回路（44）の出力を丸める丸め回路（4
    6）、 を有することを特徴とする請求項１に記載の装置。
  4. 【請求項４】更に、前記第２のオペランド入力（D 24）
    に接続されるならば、前記種生成回路（28）は、前記第
    ２のオペランド入力回路（D 24）の一部によってインデ
    ックスされる、そこに蓄積された種値を有するルックア
    ップテーブルからなることを特徴とする請求項１に記載
    の装置。
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