KR960019970A - 신호처리장치 - Google Patents
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Abstract
복수의 처리요소를 종속접속하여 1개의 신호처리장치를 구성한다. 이 신호처리장치는 입력데이터 신호를 전송하기 위한 제1패스와, 입력 데이터 신호의 처리 결과를 전송하기 위한 제2패스를 갖는다. 각 처리요소는 제1패스상에 배치된 제1입력과, 이 제1입력을 통해 공급된 데이터 신호를 보유하기 이한 데이터 보유회로와, 이 데이터 보유회로에 보유된 데이터 신호와 다른 데이터 신호의 적화연산을 실행하기 위한 적화연산회로와, 이 적화연산회로에 상기 다른 데이터 신호를 공급하기 위해 제2패스상에 배치된 제2입력과, 상기 적화연산회로에서 구한 연산결과를 보유하고 이 보유한 연산결과를 제2패스에 공급하기 위한 연산결과 레지스터와, 상기 데이터 보유회로에 보유된 데이터 신호와 상기 연산결과 레지스터에 보유된 연산결과 중 어느 하나를 제1패스로 공급하기 위한 출력선택회로와, 상기 데이터 보유회로, 적화연산회로, 연산결과 레지스터 및 출력선택회로 각각의 동작을 제어하기 위한 처리제어회로를 갖는다. 상기 연산결과 레지스터에서 상기 출력선택회로에 이르는 경로는 제2패스에서 제1패스로의 바이패스를 구성하므로, 제어정보에 따라 이 바이패스를 사용하거나 사용하지 앓음으로써 상기 신호처리장치의 유연한 처리가 달성된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 관한 신호처리장치의 전체 구성을 나타내는 블럭도,
제2도는 제1도중 1단째 신호처리요소의 내부구성을 나타내는 블럭도,
제3도는 제2도중 처리에저회로의 내부구성을 나타내는 블럭도.
Claims (16)
- 복수의 처리요소를 구비한 신호처리장치로서, 상기 복수의 처리요소는 상기 신호처리장치의 입력 데이터 신호를 전송하기 위한 제1패스와, 상기 입력 데이터 신호의 처리결과를 전송하기 위한 제2패스를 구성하도록 종속접속되어 있고, 상기 복수의 처리요소 각각은, 상기 제1패스상에 배치된 제1입력과, 상기 제1입력을 통해 공급된 데이터 신호를 보유하기 위한 데이터 보유회로와, 상기 데이터 보유회로에 보유된 데이터 신호와 다른 데이터 신호의 연산결과를 구하기 위한 연산회로와, 상기 연산회로에 상기 다른 데이터 신호를 공급하기 위해 상기 제2패스상에 배치된 제2입력과, 상기 연산회로에서 구한 연산결과를 보유하고, 이 보유한 연산결과를 상기 제2패스에 공급하기 위한 연산결과 레지스터와, 상기 데이터 보유회로에 보유된 데이터 신호와 상기 연산결과 레지스터에 보유된 연산결과 중 어느것을 상기 제1패스에 공급하기 위한 출력선택회로와, 상기 데이터 보유 회로, 상기 연산회로, 상기 연산결과 레지스터 및 상기 출력선택회로 각각의 동작을 제어하기 위한 처리제어회로를 구비한 것을 특징으로 하는 신호처리장치.
- 제1항에 있어서, 상기 복수의 처리요소 각각의 상기 처리제어회로는 상기 데이터 보유회로, 상기 연산회로, 상기 연산결과 레지스터 및 상기 출력선택회로 각각의 동작을 지정하는 제어정보를 보유하기 위한 적어도 1개의 제어 레지스터를 구비한 것을 특징으로 하는 신호처리장치.
- 제2항에 있어서, 상기 복수의 처리요소 각각의 상기 제어 레지스터에 따로따로 제어정보를 설정하기 위한 수단을 더 구비하고, 상기 복수의 처리요소 각각은 상기 따로따로 설정된 제어정보에 따라 기능이 변경될 수 있는 것을 특징으로 하는 신호처리장치.
- 제1항에 있어서, 상기 복수의 처리요소중 적어도 1개의 특정처리요소는, 1개의 단자를 상기 제1입력으로서 구비하고, 1개의 시프트 레지스터를 구성하도록 상기 1개의 단자를 통해 차례로 공급된 복수의 데이터 신호를 각각 보유하기 위한 복수의 래치를 상기 데이터 보유회로로서 구비한 것을 특징으로 하는 신호처리장치.
- 제4항에 있어서, 상기 특정처리요소의 상기 출력선택회로는 상기 복수의 래치중 임의의 래치에 보유된 데이터 신호를 상기 제1패스에 공급하는 기능을 구비한 것을 특징으로 하는 신호처리장치.
- 제1항에 있어서, 상기 복수의 처리요소중 마지막 단의 처리요소는, 복수의 단자를 상기 제1입력으로서 구비하고, 상기 복수의 단자를 통해 동시에 공급된 복수의 데이터 신호를 각각 보유하기 위한 복수의 래치를 상기 데이터 보유회로로서 구비한 것을 특징으로 하는 신호처리장치.
- 제6항에 있어서, 상기 마지막 단 처리요소의 상기 복수 단자에 복수 데이터 신호를 동시에 공급하기 위한 라인 메모리를 더 구비한 것을 특징으로 하는 신호처리장치.
- 제6항에 있어서, 상기 마지막 단 처리요소의 상기 출력선택회로는, 상기 복수의 래치중 임의의 래치에 보유된 데이터 신호를 상기 제1패스에 공급하는 기능을 구비한 것을 특징으로 하는 신호처리장치.
- 제1항에 있어서, 상기 복수의 처리요소중 적어도 1개의 특정처리요소는 상기 제2입력을 통해 공급된 데이터 신호와 상기 연산결과 레지스터에 보유된 연산결과 중 어느 하나를 상기 다른 데이터 신호로서 상기 연산회로에 공급하기 위한 입력선택회로를 더 구비한 것을 특징으로 하는 신호처리장치.
- 제1항에 있어서, 상기 복수의 처리요소중 적어도 1개의 특정처리요소중 상기 연산회로는, 이 특정 처리요소중 상기 데이터 보유회로에 보유된 데이터 신호와 정수의 곱을 구하기 위한 승산회로와, 상기 구해진 곱과 상기 다른 데이터 신호의 합을 구하기 위한 가산기를 구비한 것을 특징으로 하는 신호처리장치.
- 제10항에 있어서, 상기 승산회로는 상기 보유된 데이터 신호에 일정량의 시프트 처리를 시행하기 위한 시프터를 구비한 것을 특징으로 하는 신호처리장치.
- 제11항에 있어서, 상기 특정처리요소 중 상기 처리제어회로는 상기 시프터의 시프트량을 제어하기 위한 수단을 구비한 것을 특징으로 하는 신호처리장치.
- 제11항에 있어서, 상기 특정처리요소는 상기 제2입력을 통해 공급된 데이터 신호에 따라 상기 시프터의 시프트량을 제어하기 위한 승산제어회로를 더 구비한 것을 특징으로 하는 신호처리장치.
- 제1항에 있어서, 상기 복수의 처리요소중 적어도 1개의 특정처리요소중 상기 데이터 보유회로는, 상기 제1입력을 통해 공급된 복수의 데이터 신호를 각각 보유하기 위한 복수의 래치를 구비하고, 상기 특정처리요소 중 상기 연산회로는, 상기 복수의 래치에 보유된 복수의 데이터 신호중 1개의 데이터 신호를 선택하기 위한 데이터 선택회로와, 상기 선택된 1개의 데이터 신호에 각각 일정량의 시프트 처리를 시행하기 위한 복수의 시프터와, 상기 복수 시프터 각각의 시프트 처리 결과의 합을 구하기 위한 가산기를 구비한 것을 특징으로 하는 신호처리장치.
- 제1항에 있어서, 상기 복수의 처리요소중 적어도 1개의 특정처리요소중 상기 데이터 보유회로는, 상기 제1입력을 통해 공급된 복수의 데이터 신호를 각각 보유하기 위한 복수의 래치를 구비하고, 상기 특정처리요소 중 상기 연산회로는, 상기 복수의 래치에 보유된 복수의 데이터 신호중 복수개의 데이터 신호를 선택하기 위한 데이터 선택회로와, 상기 선택된 복수개의 데이터 신호에 각각 일정량의 시프트 처리를 시행하기 위한 복수의 시프터와, 상기 복수의 시프터 각각의 시프트 처리 결과의 합을 구하기 위한 가산기를 구비한 것을 특징으로 하는 신호처리장치.
- 입력 데이터 신호를 전송하기 위한 제1패스와, 상기 입력 데이터 신호의 처리결과를 전송하기 위한 제2패스를 구비한 신호처리장치를 구성하기 위한 신호처리요소로서, 상기 제1패스상에 배치된 제1입력과, 상기 제1입력을 통해 공급된 데이터 신호를 보유하기 위한 데이터 보유회로와, 상기 데이터 보유회로에 보유된 데이터 신호와 다른 데이터 신호의 연산결과를 구하기 위한 연산회로와, 상기 연산회로에 상기 다른 데이터 신호를 공급하기 위해 상기 제2패스상에 배치된 제2입력과, 상기 연산회로에서 구한 연산결과를 보유하고, 이 보유한 연산결과를 상기 제2패스에 공급하기 위한 연산결과 레지스터와, 상기 데이터 보유회로에 보유된 데이터 신호와 상기 연산결과 레지스터에 보유된 연산결과 중 어느 하나를 상기 제1패스에 공급하기 위한 출력선택회로와, 상기 데이터 보유회로, 상기 연산회로, 상기 연산결과 레지스터 및 상기 출력선택회로 각각의 동작을 제어하기 위한 처리제어회로를 구비한 것을 특징으로 하는 신호처리장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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