CN1153946A - 信号处理装置 - Google Patents

Abstract

将多个处理单元级联连接而构成一个信号处理装置。各处理单元备有：数据保持电路、积和运算电路、运算结果寄存器、输出选择电路、处理控制电路。由于从上述运算结果寄存器到上述输出选择电路的通路构成从第2总线到第1总线的旁路，所以通过根据控制信息而使用或不使用该旁路，可实现上述信号处理装置的灵活性处理。

Description

信号处理装置

本发明涉及用于积和运算式处理的信号处理装置，特别是数字滤波器。

在特开昭58-162120号公报中公开了具有横向滤波器功能的信号处理装置。该信号处理装置将多个信号处理单元(SPE)级联连接，并备有用于传送输入数据信号的第1总线和用于传送该输入数据处理结果的第2总线。多个SPE中的每一个都备有配置在第1总线上的第1输入端和配置在第2总线上的第2输入端。各SPE还备有：用于分别保持通过第1输入端依次供给的3个数据信号的3个锁存器、用于选择3个锁存器所保持的3个数据信号的第1选择器、对应于第1选择器依次选择3个系数的第2选择器、用于依次求取由第1选择器所选信号与由第2选择器所选系数之乘积的乘法器、用于累加由乘法器求得的3个乘积的累加器、以及用于求取该累加器累加结果与通过第2输入端供给的信号之和即部分和的加法器。为了对第1总线构成移位寄存器，各SPE的3个锁存器之中最末一级锁存器所保持的数据信号被供给到下一级SPE的第1输入端。另外，表示由各SPE的加法器求得的部分和的数据信号被供给到下一级SPE的第2输入端。为了实现9抽头横向滤波器，要将3个SPE级联连接。

在电视机中就需要进行垂直滤波和水平滤波连续处理等对图像数据信号的一系列处理。并且强烈期望着能够用一个信号处理装置处理播放方式不同的图像数据信号。

但是，将备有如上所述各种内部结构的多个SPE级联连接构成的信号处理装置，存在着所谓的缺乏灵活性的问题。这是由于一个信号处理装置在构成之后，其滤波处理的抽头数是按照SPE的连接个数固定了的缘故。例如，由3个SPE构成的信号处理装置只能是一个9抽头横向滤波器专用的信号处理装置，将其连接后不能再具有作为3个3抽头滤波器的功能。

本发明的目的是提高备有为构成传送输入数据信号用的第1总线和传送该输入数据处理结果用的第2总线而级联连接的多个信号处理单元的信号处理装置的灵活性。

为达到上述目的，本发明在各处理单元中设有从第2总线到第1总线的旁路，并根据控制信息确定使用或不使用该旁路。具体地说，本发明在各处理单元中设有：配置在第1总线上的第1输入端、用于保持通过第1输入端供给的数据信号的数据保持电路、用于求取该数据保持电路所保持的数据信号与其他数据信号的运算结果的运算电路、配置在第2总线上用于向该运算电路供给上述其他数据信号的第2输入端、用于保持由上述运算电路求得的运算结果并将该保持的运算结果供给第2总线的运算结果寄存器、用于在上述数据保持电路所保持的数据信号和上述运算结果寄存器所保持的运算结果二者之中任选一个供给第1总线的输出选择电路、以及用于对上述数据保持电路、运算电路、运算结果寄存器和输出选择电路各自的操作进行控制的处理控制电路。

图1是表示与本发明第1实施例有关的信号处理装置总体构成的框图。

图2是表示图1中的第1级信号处理单元内部结构的框图。

图3是表示图2中的处理控制电路内部结构的框图。

图4是表示图1中的第2级和第3级信号处理单元内部结构的框图。

图5是表示按照图1信号处理装置的第1处理例的时序图。

图6是表示按照图1信号处理装置的第2处理例的时序图。

图7A和图7B是分别表示图1信号处理装置的扩展例子的框图。

图8是表示图1中的信号处理单元另一种连接例子的框图。

图9是表示图1中的信号处理单元又一种连接例子的框图。

图10是表示与本发明第2实施例有关的信号处理装置总体构成的框图。

图11是表示图10中的各信号处理单元内部结构的框图。

图12是表示按照图10信号处理装置的第1处理例的时序图。

图13是表示按照图10信号处理装置的第2处理例的时序图。

以下，边参照附图边说明与本发明的实施例有关的信号处理装置。

图1示出与本发明第1实施例有关的信号处理装置的总体构成。该信号处理装置在连续进行电视的图像数据信号垂直滤波处理和水平滤波处理时采用，备有用于供给相互邻接的3路数据信号的线路存储器70、由3个信号处理单元(SPE)1a、1b、1b级联连接构成的信号处理部件80。分别称第1级的信号处理单元1a为SPE1、第2级的信号处理单元1b为SPE2、第3级的信号处理单元1b为SPE3。SPE1具有接受由线路存储器70供给的3个线路数据信号的3个第1输入端81和1个第2输入端16。SPE2和SPE3具有1个第1输入端81和1个第2输入端16。

图2示出图1中的SPE1的内部构成。SPE1备有数据保持电路2a、积和运算电路3、运算结果寄存器4、处理控制电路5、输入选择电路6、输出选择电路7、以及乘法控制电路15。

数据保持电路2a由用于保持从各第1输入端81同时供给的3个数据信号的第1锁存器8a、第2锁存器9a、第3锁存器10a构成。该第1、第2和第3锁存器8a、9a、10a被级联连接，来自3个第1输入端81之一的数据信号输入到第1锁存器8a，并分别将第1锁存器8a保持的数据信号传送给第2锁存器9a，将第2锁存器9a的数据信号传送给第3锁存器10a。

积和运算电路3备有数据选择电路11、第1移位器12、第2移位器13和加法器14，用于特数据保持电路2a的数据信号与规定的2的乘方数(例如，1/2、1/4、1/8、1/16、...)进行乘法运算，同时将由该乘法运算求得的乘积与从第2输入端16供给的数据信号进行加法运算。数据选择电路11从数据保持电路2a的3个数据信号中选择一个并将该选择出的一个数据信号供给第1和第2移位器12、13，或者从数据保持电路2a的3个数据信号中选择两个并将该选择出的两个数据信号分配给第1和第2移位器12、13。第1和第2移位器12、13对各自的由数据选择电路11供给的数据信号进行一定量的移位处理。加法器14在从第1和第2移位器12、13以及输入选择电路6分别加入的3个数据信号之间进行加减运算，并将其运算结果存储在运算结果寄存器4内。

输入选择电路6在从第2输入端16供给的数据信号和运算结果寄存器4存储的运算结果二者之中任选一个，供给加法器14。输出选择电路7在数据保持电路2a保持的数据信号和运算结果寄存器4存储的运算结果二者之中任选一个，供给到SPE2的第1输入端81。运算结果寄存器4所存储的运算结果还供给到SPE2的第2输入端16。乘法控制电路15根据从第2输入端16供给的数据信号控制第1和第2移位器12、13的移位量。处理控制电路5用来控制数据保持电路2a、积和运算电路3、运算结果寄存器4、输入选择电路6、输出选择电路7、以及乘法控制电路15的操作。

图3示出处理控制电路5的内部结构。处理控制电路5备有以可读出方式存储控制信息的多个控制寄存器91、用于将控制信息写入该多个控制寄存器91的写入电路97、以及用于从该多个控制寄存器91读出控制信息的读出电路92。用于指定作为写入对象的控制寄存器91的地址、表示应写入控制信息的数据和写入控制信号分别通过地址总线121、数据总线122和信号线123加到写入电路97。控制寄存器91由第1移位字段SF1、第2移位字段SF2、运算字段EX和控制字段CTRL构成。第1移位器12的移位量存储在第1移位字段SF1，而第2移位器13的移位量存储在第2移位字段SF1。在运算字段EX中存储指定加法器14运算准则的信息和乘法控制电路15的启动信息。在控制字段CTRL中则存储用来控制数据保持电路2a、运算结果寄存器4、输入选择电路6、输出选择电路7、以及数据选择电路11的信息。时钟信号通过信号线124加到读出电路92。读出电路92与加入的时钟信号同步而周期性地从规定个数的控制寄存器91读出控制信息。所读出的控制寄存器91各字段的内容分别作为控制信号93、94、95、96输出。

当进行数据信号与常数的乘法运算时，采用处理控制电路5控制移位器12、13的移位量，而当数据信号之间相乘时，则采用乘法控制电路15。在后者的情况下，被乘数由数据保持电路2a保持，乘数从第2输入端16供给乘法控制电路15。乘法控制电路15检查乘数的每个位，并根据每个位的值控制移位器12、13产生的被乘数的移位量。通过将加法器14的相加结果用该加法器14累加，执行被乘数与乘数的乘法运算。

图4示出图1中的SPE2和SPE3的内部结构。图4的SPE具有的数据保持电路2b由用于保持从第1输入端81依次供给的3个数据信号的第1锁存器8b、第2锁存器9b、第2锁存器10b构成。其他结构因与图2的SPE1相同，在与该SPE1具有同样功能的方框内标记同样的表示符号，其说明省略。

这里，对采用图1的信号处理装置实现的3个具体处理例进行说明。

—处理例1.1—

首先说明用SPE1进行系数为1/4、1/2、1/4的3抽头垂直滤波处理、接着用SPE2进行系数为3/16、5/8、3/16的3抽头水平滤波处理的例子。在这种情况下，SPE1的3个控制寄存器91各自的第1移位字段SF1写入数值2、1、2。而SPE2的3个控制寄存器91各自的第1移位字段SF1写入数值3、1、3，该3个控制寄存器91各自的第2移位字段SF2分别写入数值4、3、4。

图5是表示本处理例的时序图。在SPE1中，在周期T1时，将数据信号i(3)、数据信号j(3)和数据信号k(3)分别输入并保持在第1锁存器8a、第2锁存器9a和第3锁存器10a内。然后，利用数据选择电路11选择第1锁存器8a的数据信号i(3)并分别输出到第1和第2移位器12、13。第1移位器12将数据信号i(3)只右移2位并输出到加法器14。就是说，第1移位器12输出2的-2次方的值即1/4与数据信号i(3)的乘积1/4×i(3)。第2移位器13输出0。运算结果寄存器4的内容预先清零，输入选择电路6将从运算结果寄存器4得到的0加到加法器14。加法器14将来自移位器12、13的2个值1/4×i(3)、0与0相加并输出。该输出值为1/4×i(3)。然后在下一个周期T2中，将加法器14的输出1/4×i(3)存储在运算结果寄存器4内。这里，第2移位器13输出取作0，但除此之外也可使加法器14无视第2移位器13的输出。在周期T2，利用数据选择电路11选择第2锁存器9a的数据信号j(3)并分别输出给两个移位器12、13。第1移位器12将数据信号j(3)只右移1位而输出1/2×j(3)。第2移位器13输出0。这时，输入选择电路6选择运算结果寄存器4中存储的1/4×i(3)，加到加法器14。加法器14将来自移位器12、13的各个值1/2×j(3)、0与运算结果寄存器4的内容1/4×i(3)相加并输出。该输出值1/4×i(3)＋1/2×j(3)在下一个周期T3存储在运算结果寄存器4内。在周期T3，利用数据选择电路11选择第3锁存器10a的数据信号k(3)。第1移位器12将数据信号k(3)只右移2位，并将其结果值1/4×k(3)输出给加法器14。第2移位器13输出0。这时，输入选择电路6选择运算结果寄存器4中存储的运算结果并加到加法器14。加法器14将移位器12、13的值1/4×k(3)、0与运算结果寄存器4的内容相加，并输出1/4×i(3)＋1/2×j(3)＋1/4×k(3)。然后在下一个周期T4中，将该运算结果存储在运算结果寄存器4内。该值即为以1/4、1/2、1/4为系数的3抽头垂直滤波处理的结果。设该值为m(3)。另外，在该周期T4，将新的数据信号i(4)、j(4)、k(4)输入到锁存器8a、9a、10a。而且，在周期T4、T5、T6对数据信号i(4)、j(4)、k(4)重复进行与周期T1、T2、T3相同的处理，到周期T7时，将该垂直滤波处理结果m(4)存储在运算结果寄存器4内。

在SPE2中，在周期T4、T7、...时将第1锁存器8b的值m(2)、m(3)、...传送给第2锁存器9b，而特第2锁存器9b的值m(1)、m(2)、...传送到第3锁存器10b。另一方面，将由SPE1的输出选择电路7选择的运算结果寄存器4的数据信号m(3)、m(4)、...依次输入给第1锁存器8b。而在周期T4时，将作为垂直滤波处理后的结果的3个数据信号m(3)、m(2)、m(1)保持在第1、第2和第3锁存器8b、9b、10b内，同时利用数据选择电路11选择第3锁存器10b的数据信号m(1)并分别输出给两个移位器12、13。分别利用第1移位器12将数据信号m(1)只右移3位，利用第2移位器13将数据信号m(1)只右移4位，并输出给加法器14。加法器14将移位器12、13的两个输出1/8×m(1)、1/16×m(1)相加，其结果值3/16×m(1)在下一个周期T5中存储在运算结果寄存器4内。在周期T5，分别用移位器12、13将第2锁存器9b的数据信号m(2)各右移1位和3位之后，输入到加法器14。这时，输入选择电路6选择运算结果寄存器4中存储的运算结果并加到加法器14。在加法器14中将两个移位器12、13的2个值1/2×m(2)、1/8×m(2)与运算结果寄存器4的值3/16×m(1)相加。其结果值3/16×m(1)＋5/8×m(2)在下一个周期T6存储在运算结果寄存器4内。在周期T6，分别用移位器12、13将第1锁存器8b的数据信号m(3)各右移3位和4位，输入到加法器14。这时，输入选择电路6选择运算结果寄存器4中存储的运算结果并加到加法器14。在加法器14中将两个移位器12、13的2个值1/8×m(3)、1/16×m(3)与运算结果寄存器4的值3/16×m(1)＋5/8×m(2)相加，其结果值3/16×m(1)＋5/8×m(2)＋3/16×m(3)在下一个周期T7存储在运算结果寄存器4内。该值即为以3/16、5/8、3/16为系数的3抽头水平滤波处理的结果。而且，在周期T7以后，对垂直滤波处理的结果m(2)、m(3)、...也进行同样的水平滤波处理。

通过如上操作，可利用SPE1和SPE2分别实现3抽头垂直滤波处理和3抽头水平滤波处理。在这之后，SPE2的结果通过SPE2的输出选择电路7加到SPE3的第1锁存器8b，在SPE3中进行另外的滤波处理。

—处理例1.2-

下面，说明用SPE1进行系数为1/4、1/2、1/4的3抽头垂直滤波处理、接着用SPE2和SPE3进行系数为3/32、3/16、7/16、3/16、3/32的5抽头水平滤波处理的例子。在这种情况下，SPE1的3个控制寄存器91各自的第1移位字段SF1写入数值2、1、2。而SPE2的3个控制寄存器91各自的第1移位字段SF1写入数值4、3、1，该3个控制寄存器91各自的第2移位字段SF2分别写入数值5、4、4。另外，SPE3的2个控制寄存器91各自的第1移位字段SF1写入数值3、4，该2个控制寄存器91各自的第2移位字段SF2分别写入数值4、5。

图6是表示本处理例的时序图。由于用SPE1进行的垂直滤波处理与图5的情况相同，所以从周期T10开始说明SPE2和SPE3的操作。在SPE2中，在周期T10时，将在第1、第2锁存器8b、9b中保持的各数据信号m(4)、m(3)分别传送给第2和第3锁存器9b、10b。另一方面，将由SPE1的输出选择电路7选择的运算结果寄存器4的值、即垂直滤波处理的结果m(5)通过第1输入端81输入给第1锁存器8b。数据选择电路11选择该第1锁存器8b的数据信号m(5)并分别输出给两个移位器12、13。第1移位器12将数据信号m(5)只右移4位，而第2移位器13只右移5位，并输出给加法器14。加法器14将移位器12、13的两个输出1/16×m(5)、1/32×m(5)相加，并将其结果值3/32×m(5)在下一个周期T11中存储在运算结果寄存器4内。在周期T11，分别用移位器12、13将第2锁存器9b的数据信号m(4)各右移3位和4位并输入到加法器14。这时，输入选择电路6选择运算结果寄存器4中存储的运算结果并加到加法器14。加法器14将移位器12、13的各输出值1/8×m(4)、1/16×m(4)与运算结果寄存器4的值3/32×m(5)相加。其结果值3/32×m(5)＋3/16×m(4)在下一个周期T12存储在运算结果寄存器4内。在周期T12，分别用移位器12、13将第3锁存器10b的数据信号m(3)各右移1位和4位并输入到加法器14。这时，输入选择电路6选择运算结果寄存器4中存储的运算结果并加到加法器14。加法器14首先从第1移位器12的值1/2×m(3)减去第2移位器13的值1/16×m(3)。然后将相减的结果与运算结果寄存器4的值3/32×m(5)＋3/16×m(4)相加并输出。该结果值3/32×m(5)＋3/16×m(4)＋7/16×m(3)在下一个周期T13时存储在运算结果寄存器4内。通过如上操作，在SPE2中得到5抽头水平滤波处理结果中的3抽头部分。设该值为n(1)。另外，在周期T13中，将第1、第2锁存器8b、9b的数据信号m(5)、m(4)分别传送给第2和第3锁存器9b、10b。另一方面，将由SPE1的输出选择电路7选择的运算结果寄存器4的值m(6)输入给第1锁存器8b。然后，按同样方法可在周期T16时得到3抽头部分和n(2)即3/32×m(6)＋3/16×m(5)＋7/16×m(4)。

在SPE3中，在周期T13时，将在第1、第2锁存器8b、9b的数据信号m(2)、m(1)分别传送给第2和第3锁存器9b、10b。另一方面，将由SPE2的输出选择电路7选择的第3锁存器10b的数据信号m(3)输入给第1锁存器8b。然后利用数据选择电路11选择第2锁存器9b的数据信号m(2)并分别输出给两个移位器12、13。分别利用移位器12、13将数据信号m(2)各右移3位和4位，并将其2个值1/8×m(2)、1/16×m(2)加到加法器14。这时，输入选择电路6选择来自第2输入端16的数据信号，并通过该第2输入端16将SPE2的运算结果寄存器4的值n(1)输入给加法器14。加法器14将该3个值相加，其结果值n(1)＋3/16×m(2)在下一个周期T14存储在运算结果寄存器4内。在周期T14，利用数据选择电路11选择第3存器10b的数据信号m(1)，并分别用移位器12、13将其各右移4位和5位，加到加法器14。这时，输入选择电路6选择运算结果寄存器4中存储的运算结果并加到加法器14。在加法器14中将移位器12、13的2个值1/16×m(1)、1/32×m(1)与运算结果寄存器4的值相加。这样，其相加结果n(1)＋3/16×m(2)＋2/32×m(1)、即5抽头水平滤波处理的结果在下一个周期T15存储在运算结果寄存器4内。而且，在周期T16以后也可按同样方法依次获得5抽头水平滤波处理的结果。

通过如上操作，分别实现了利用SPE1的3抽头垂直滤波处理、利用SPE2和SPE3的5抽头水平滤波处理。又例如当系数为43/64时，可将该系数分解为1/64、2/64、8/64、32/64，并在一个周期内各进行2次乘法运算。

—处理例1.3—

以下再来说明用SPE1进行系数为1/8、3/4、1/8的3抽头垂直滤波处理的例子。在这种情况下，SPE1的2个控制寄存器91各自的第1移位字段SF1写入数值3、1，而该2个控制寄存器91各自的第2移位字段SF2分别写入数值3、2。

首先，在周期T1，分别将数据信号d3保持在第1锁存器8b内、将数据信号d2保持在第2锁存器9b内、将数据信号d1保持在第3锁存器10b内。然后，利用数据选择电路11分别选择第1锁存器8a的数据信号d3和第3锁存器10a的数据信号d1，并分别将数据信号d3输出到第1移位器12、将数据信号d1输出到第2移位器13。移位器12、13分别将数据信号d3、d1各右移3位，输出到加法器14。加法器14将两个移位器12、13的2个输出值1/8×d3、1/8×d1相加，并在下一个周期T2将其结果值1/8×d3＋1/8×d1存储在运算结果寄存器4内。在周期T2，数据选择电路11选择第2锁存器9a的数据信号d2，并将该数据信号d2分别输出到第1移位器12和第2移位器13。第1移位器12将数据信号d2只右移1位。另一方面，第2移位器13则将数据信号d2只右移2位，并同时加到加法器14。这时，输入选择电路6选择运算结果寄存器4的值并加到加法器14。加法器14将移位器12、13的2个输出值1/2×d2、1/4×d2与运算结果寄存器4的值相加，并在下一个周期T3将结果值1/8×d3＋3/4×d2＋1/8×d1存储在运算结果寄存器4内。如上所述，若一个周期进行一次相互不同的2个数据信号d1、d2的移位加法运算，则可缩短处理操作所需要的时间。

当使用SPE1进行2路之间的差分处理时，可利用数据选择电路11分别选择第2锁存器9a的数据信号d2和第3锁存器10a的数据信号d1，并分别将数据选择电路11的各输出在移位器12、13中不进行移位而输出到加法器14。利用加法器14对该2个数据信号d2、d1进行减法运算。这样即可在一个周期内执行2路之间的差分处理。

图7A和图7B分别示出图1信号处理装置的扩展例子。按照图7A，可采用5个信号处理单元1a、1b实现3抽头垂直滤波处理、3抽头水平滤波处理和7抽头的其他滤波处理。图7A中的中央处理机(CPU)120用来逐个地对各信号处理单元1a、1b的控制寄存器91设定控制信息。另外，如图7B所示，也能够以相同的结构实现3抽头垂直滤波处理和2个5抽头滤波处理。

图8示出图1中的信号处理单元1a、1b的另一种连接例子。按照图8，多个信号处理单元1b的输出加到信号处理单元1a的各第1输入端81，在将3个线路数据信号分别进行水平滤波处理之后，对各水平滤波处理的结果执行垂直滤波处理。

图9示出图1中的信号处理单元1a、1b的又一种连接例子。在该例中，如在高清晰度电视(HDTV)的图像处理中所看到的那样，根据可动量M(0≤M≤1)对经动态图像处理后的图像数据信号A和经静态图像处理后的图像数据信号B进行混合处理。在图9中，110为动态图像处理装置，111为静态图像处理装置，112为混合处理装置。分别称动态图像处理装置110的最末一级信号处理单元1b为SPE1，静态图像处理装置111的最末一级信号处理单元1b为SPE2，构成混合处理装置112的3个信号处理单元1b为SPE3、SPE4和SPE5。SPE1将经动态图像处理后的结果数据信号A加到SPE3的第1输入端113。SPE2将经静态图像处理后的结果数据信号B加到SPE4的第1输入端114。所谓混合处理，指的是由数据信号A、数据信号B和可动量M求取混合结果A×M＋B×(1-M)的处理。在SPE3中，代表可动量M的数值从第2输入端115加入到乘法控制电路15，执行乘法运算A×M。在SPE4中，代表可动量1-M的数值从第2输入端116加入到乘法控制电路15，执行乘法运算B×(1-M)。SPE3和SPE4的乘法运算结果分别加到SPE5的第1输入端117和第2输入端118，由该SPE5进行加法运算。按照这样的操作，可在SPE5的输出端119得到混合结果A×M＋B×(1-M)。

图10示出与本发明第2实施例有关的信号处理装置的总体构成。该信号处理装置备有将5个信号处理单元(SPE)30级联连接的信号处理部件90。分别称第1级的信号处理单元30为SPE1、第2级的信号处理单元30为SPE2、第3级的信号处理单元30为SPE3、第4级的信号处理单元30为SPE4、第5级的信号处理单元30为SPE5。SPE1、SPE2、SPE3、SPE4、SPE5都具有一个第1输入端81和一个第2输入端16。使SPE1的第2输入端16为0。

图11示出图10中的各SPE的内部结构。图11的SPE具有的数据保持电路31由用于保持从第1输入端81依次供给的2个数据信号的第1锁存器33和第2锁存器34构成。图11的SPE具有的积和运算电路32没有设置图4的数据选择电路11，所以第1锁存器33保持着的数据信号无条件地供给第1和第2移位器12、13。另外，图11的SPE也没有设置图4的输入选择电路6和乘法控制电路15。因其他构成与图4的SPE相同，所以在与图4的SPE具有相同功能的方框中标记同样的表示符号，其说明省略。图11的SPE具有的处理控制电路5中的控制寄存器91的个数为1个(参照图3)。

—处理例2.1—

首先说明使用SPE1、SPE2和SPE3进行系数为1/16、5/8、3/16的3抽头水平滤波处理的例子。

图12是表示本处理例的时序图。在SPE1中，在周期T1，分别将数据信号i(3)保持在数据保持电路31的第1锁存器33内，将数据信号i(2)保持在数据保持电路31的第2锁存器34内。然后，将第1锁存器33的数据信号i(3)分别用第1移位器12右移3位、而用第2移位器13右移4位，并输出到加法器14。加法器14将移位器12、13的2个输出1/8×i(3)、1/16×i(3)与0相加，并在下一个周期T2将其结果值3/16×i(3)存储在运算结果寄存器4内。在周期T2，将第1锁存器33保持的数据信号i(3)传送给第2锁存器34，另一方面，通过第1输入端81将新的数据信号i(4)输入给第1锁存器33。该数据信号i(4)同样也用移位器12、13各右移3位和4位，并将2个值1/8×i(4)、1/16×i(4)分别输出到加法器14。然后，由加法器14相加的结果值3/16×i(4)在下一个周期T3存储在运算结果寄存器4内。在这之后，在每个周期T3、T4、...对第1锁存器33的数据信号i(5)、i(6)、...依次进行同样的处理。SPE1在每个周期利用输出选择电路7对第2锁存器34保持着的数据信号进行选择，并输出到SPE2。

在SPE2中，在周期T2时，将第1锁存器33保持的数据信号i(1)传送给第2锁存器34。另一方面，通过第1输入端81，将由SPE1中的输出选择电路7选择出的第2锁存器34的数据信号i(2)输入给第1锁存器33。在SPE2中，分别用2个移位器12、13将第1锁存器33的数据信号i(2)各右移3位和1位，并输入给加法器14。这时，将SPE1的运算结果寄存器4的值3/16×i(3)通过第2输入端16输入给加法器14。加法器14将来自移位器12、13的2个值1/8×i(2)、1/2×i(2)与从第2输入端16加入的3/16×i(3)相加。其结果值3/16×i(3)＋5/8×i(2)在下一个周期T3存储在运算结果寄存器4内。在周期T3，将SPE2的第1锁存器33的数据信号i(2)传送给第2锁存器34。这时，在SPE1中由输出选择电路7选择第2锁存器34的数据信号i(3)，并在SPE2中将该数据信号i(3)输入给第1锁存器33。然后，对该数据信号i(3)进行与周期T2时同样的处理。SPE2在每个周期利用输出选择电路7对第2锁存器34保持着的数据信号进行选择，并输出到SPE3。

在SPE3中，在周期T3时，将第1锁存器33保持的数据信号传送给第2锁存器34。另一方面，通过第1输入端81，将由SPE2中的输出选择电路7选择出的第2锁存器34的数据信号i(1)输入给第1锁存器33。在SPE3中，分别用2个移位器12、13将第1锁存器33的数据信号i(1)各右移3位和4位，并输入给加法器14。这时，将SPE2的运算结果寄存器4保持着的部分和3/16×i(3)＋5/8×i(2)，通过第2输入端16输入给加法器14。SPE3的加法器14将从第2输入端16加入的部分和3/16×i(3)＋5/8×i(2)与来自移位器12、13的2个值1/16×i(1)、1/8×i(1)相加，并在下一个周期T4将结果值3/16×i(3)＋5/8×i(2)＋3/16×i(1)存储在运算结果寄存器4内。该值即为3抽头水平滤波处理的结果。并且，在周期T4以后，在每个周期依次获得滤波处理结果。SPE3的运算结果寄存器4所存储的运算结果，通过该SPE3的输出选择电路7加到SPE4的保持电路31，由SPE4和SPE5继续进行另外的滤波处理。

—处理例2.2—

以下，说明使用SPE1、SPE2、SPE3、SPE4和SPE5进行系数为11/64、5/8、11/64的3抽头水平滤波处理的例子。系数11/64由三个2的乘方数之和1/8＋1/32＋1/64提供，系数5/8由两个2的乘方数之和1/2＋1/8提供。因此，用SPE1和SPE2进行系数为11/64的1抽头处理，用SPE3进行系数为5/8的另一个1抽头处理，用SPE4和SPE5进行其他一个1抽头处理。

图13是表示本处理例的时序图。在SPE1中，在周期T1，分别将数据信号i(3)保持在第1锁存器33内，将数据信号i(2)保持在第2锁存器34内。然后，将第1锁存器33的数据信号i(3)分别用第1移位器12和第2移位器13各右移3位、和5位，并输出到加法器14。再由加法器14将移位器12、13的2个输出1/8×i(3)、1/32×i(3)相加，并在下一个周期T2将结果值5/32×i(3)存储在运算结果寄存器4内。在周期T2，SPE1将第1锁存器33的数据信号i(3)传送给第2锁存器34，同时，还通过输出选择电路7输出到SPE2的第1锁存器33。并且将新的输入信号i(4)输入给SPE1的第1锁存器33。在SPE2中，分别将第1锁存器33的数据信号i(3)输入到2个移位器12、13，并只用第1移位器12右移6位。第2移位器13输出0。这时，将SPE1的运算结果寄存器4的值5/32×i(3))，通过第2输入端16输入给SPE2的加法器14。在SPE2的加法器14中将SPE1的运算结果寄存器4的值5/32×i(3)与来自各移位器12、13的2个值1/64×i(3)、0相加，并在下一个周期T3将运算结果11/64×i(3)存储在运算结果寄存器4内。在周期T3，将由SPE2的输出选择电路7选择出的第2锁存器34的数据信号i(2)输入给SPE3的第1锁存器33。然后，在SPE2中，用移位器12、13将该第1锁存器33的数据信号i(2)分别各右移1位和3位。这时，将SPE2的运算结果寄存器4的值11/64×i(3)，通过第2输入端16输入给SPE3的加法器14。在SPE3的加法器14中，将来自移位器12、13的2个值1/2×i(2)、1/8×i(2)与SPE2的运算结果寄存器4的值11/64×i(3)相加。其结果值11/64×i(3)＋5/8×i(2)在下一个周期T4存储在运算结果寄存器4内。在周期T4，图中虽省略，但要将由SPE3的输出选择电路7选择出的第2锁存器34的数据信号i(1)输入给SPE4的第1锁存器33。用SPE4和SPE5对该第1锁存器33的数据信号i(1)进行与上述SPE2和SPE2的处理相同的处理操作。按照这种操作，所需的3抽头水平滤波处理的结果存储在SPE5的运算结果寄存器4内。存储在SPE5的运算结果寄存器4内的处理结果通过SPE5的输出选择电路7输出。

如上所述，按照上述第1和第2实施例，信号处理装置的处理灵活性提高。另外，本发明除滤波处理以外也适用于进行矩阵运算等乘法和加法运算的各种处理。

Claims (16)

1.一种备有多个处理单元的信号处理装置，其特征在于：为了构成用于传送上述信号处理装置的输入数据信号的第1总线和用于传送上述输入数据处理结果的第2总线，上述多个处理单元被级联连接，上述多个处理单元各自备有：配置在上述第1总线上的第1输入端、用于保持通过上述第1输入端供给的数据信号的数据保持电路、用于求取上述数据保持电路所保持的数据信号与其他数据信号的运算结果的运算电路、配置在第2总线上用于向上述运算电路供给上述其他数据信号的第2输入端、用于保持由上述运算电路求得的运算结果并将该保持的运算结果供给上述第2总线的运算结果寄存器、用于在上述数据保持电路所保持的数据信号和上述运算结果寄存器所保持的运算结果二者之中任选一个供给上述第1总线的输出选择电路、以及用于对上述数据保持电路、上述运算电路、上述运算结果寄存器和上述输出选择电路各自的操作进行控制的处理控制电路。

2.根据权利要求1所述的信号处理装置，其特征在于：上述多个处理单元各自的上述处理控制电路至少备有1个控制寄存器，用于保持指定上述数据保持电路、上述运算电路、上述运算结果寄存器和上述输出选择电路各自操作的控制信息。

3.根据权利要求2所述的信号处理装置，其特征在于：上述多个处理单元各自的上述控制寄存器还备有用于逐个设定控制信息的手段，上述多个处理单元各自的功能可随着上述逐个设定的控制信息而变更。

4.根据权利要求1所述的信号处理装置，其特征在于：上述多个处理单元中的至少一个特定处理单元备有1个端子用作上述第1输入端，而且，为构成1个移位寄存器还备有用于分别保持通过上述1个端子依次供给的多个数据信号的多个锁存器，用作上述数据保持电路。

5.根据权利要求4所述的信号处理装置，其特征在于：上述特定处理单元的上述输出选择电路备有将上述多个锁存器中任意的锁存器所保持的数据信号供给上述第1总线的功能。

6.根据权利要求1所述的信号处理装置，其特征在于：上述多个处理单元中的最前一级处理单元备有多个端子用作上述第1输入端，而且备有用于分别保持通过上述多个端子同时供给的多个数据信号的多个锁存器，用作上述数据保持电路。

7.根据权利要求6所述的信号处理装置，其特征在于：还备有向上述最前一级处理单元的上述多个端子同时供给多个数据信号的线路存储器。

8.根据权利要求6所述的信号处理装置，其特征在于：上述最前一级处理单元的上述输出选择电路备有将上述多个锁存器中任意的锁存器所保持的数据信号供给上述第1总线的功能。

9.根据权利要求1所述的信号处理装置，其特征在于：上述多个处理单元中的至少一个特定处理单元备有用于在通过上述第2输入端供给的数据信号和上述运算结果寄存器所保持的运算结果二者之中任选一个作为上述其他数据信号供给上述运算电路的输出选择电路。

10.根据权利要求1所述的信号处理装置，其特征在于：上述多个处理单元中的至少一个特定处理单元内的上述运算电路备有用于求取该特定处理单元中的上述数据保持电路所保持的数据信号与常数之乘积的乘法运算电路和用于求取上述所求得的乘积与上述其他数据信号之和的加法器。

11.根据权利要求10所述的信号处理装置，其特征在于：上述乘法运算电路备有对上述所保持的数据信号进行一定量的移位处理的移位器。

12.根据权利要求11所述的信号处理装置，其特征在于：上述特定处理单元中的上述处理控制电路备有用于控制上述移位器移位量的手段。

13.根据权利要求11所述的信号处理装置，其特征在于：上述特定处理单元还备有用于根据第2输入端供给的数据信号控制上述移位器移位量的乘法控制电路。

14.根据权利要求1所述的信号处理装置，其特征在于：上述多个处理单元中的至少一个特定处理单元内的上述数据保持电路备有用于分别保持通过上述第1输入端供给的多个数据信号的多个锁存器，而且上述特定处理单元内的上述运算电路备有：用于从上述多个锁存器所保持的多个数据信号中选择一个数据信号的数据选择电路、用于对上述所选择的一个数据信号分别进行一定量的移位处理的多个移位器、以及用于求取上述多个移位器各自的移位处理结果之和的加法器。

15.根据权利要求1所述的信号处理装置，其特征在于：上述多个处理单元中的至少一个特定处理单元内的上述数据保持电路备有用于分别保持通过上述第1输入端供给的多个数据信号的多个锁存器，而且上述特定处理单元内的上述运算电路备有：用于从上述多个锁存器所保持的多个数据信号中选择若干个数据信号的数据选择电路、用于对上述所选择的若干个数据信号分别进行一定量的移位处理的多个移位器、以及用于求取上述多个移位器各自的移位处理结果之和的加法器。

16.一种信号处理单元，它用于构成备有传送输入数据信号用的第1总线和传送上述输入数据处理结果用的第2总线的信号处理装置，其特征在于：备有配置在上述第1总线上的第1输入端、用于保持通过上述第1输入端供给的数据信号的数据保持电路、用于求取上述数据保持电路所保持的数据信号与其他数据信号的运算结果的运算电路、配置在第2总线上用于向上述运算电路供给上述其他数据信号的第2输入端、用于保持由上述运算电路求得的运算结果并将保持的该运算结果供给上述第2总线的运算结果寄存器、用于在上述数据保持电路所保持的数据信号和上述运算结果寄存器所保持的运算结果二者之中任选一个供给上述第1总线的输出选择电路、以及用于对上述数据保持电路、上述运算电路、上述运算结果寄存器和上述输出选择电路各自的操作进行控制的处理控制电路。

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