CN100536331C - 一种半并行滤波器及其实现方法 - Google Patents

Abstract

本发明提供了一种半并行滤波器及其实现方法。所述半并行滤波器由控制器模块，滤波模块，累加器模块三部分组成。所述滤波模块由m个滤波器单元级联而成，即将抽头个数分成m个部分，每个部分有l个抽头，l个抽头共用一个乘累加器，从而减少了资源的使用。滤波器单元的数据移位采用片上存储器循环移位实现，不仅减低了成本，而且本发明提供的控制方式也解决了片上存储控制难的问题。

Description

一种半并行滤波器及其实现方法

技术领域

本发明涉及一种数字滤波器及其实现方法，特别涉及一种半并行滤波器及其实现方法。

背景技术

数字滤波器技术是一种通用技术，目前广泛应用于通信，消费电子等数字领域。数字滤波器的数学原理为下列方程式：

$y\left(n\right)=\underset{k=0}{\overset{N-1}{\mathrm{\Σ}}}{C}_{k}x(n-k)\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\left(1\right)$

其中x(n)为滤波器在时间点n时的输入；C_k为滤波器的第k个抽头系数；y(n)为滤波器输出；N为滤波器的阶数。

半并行滤波器的数学推导如下：

将公式(1)分解成公式(2)

$y\left(n\right)=\underset{k=0}{\overset{l-1}{\mathrm{\Σ}}}{C}_{k}x(n-k)+\underset{k=l}{\overset{2l-1}{\mathrm{\Σ}}}{C}_{k}x(n-k)+......+\underset{k=m*l}{\overset{N-1}{\mathrm{\Σ}}}{C}_{k}x(n-k)\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\·\left(2\right)$

公式(2)表明将N个数据分解成m*l，l个抽头系数合成一组，共有m组；每组的累加和再加在一起就是滤波器输出的结果。

公式(2)中的每个∑C_kx(n-k)就是一个滤波器单元；目前滤波器单元的数据移位多是采用寄存器串行的方式，这样消耗的资源很多；如果采用片上存储器循环移位的话，则每个滤波器单元额外需要一个控制器；该控制器不仅要控制数据的移位操作，而且还要协调前后级联滤波器单元的数据移位冲突，控制器实现起来较为复杂，资源占用也多。

发明内容

本发明所要解决的技术问题是提供一种控制方式简单、节省资源、降低成本的半并行滤波器装置及其实现方法。

为了解决上述技术问题，本发明采用了如下技术手段：一种半并行滤波器，用以对级联数据输入信号进行数字滤波以产生输出信号，它包括控制器模块，滤波模块和累加器模块；所述的滤波模块由m个滤波器单元相互级联连接；数据输入信号经由控制器模块输出的级联数据，级联存储器地址，级联存储器使能，级联累加器赋值以及级联累加数据信号输入滤波模块的第一级滤波器单元；每个滤波器单元的级联数据输入、级联存储器使能输入、级联累加器赋值输入以及级联累加数据输入分别接上一级滤波器单元的级联数据输出、级联存储器使能输出、级联累加器赋值输出以及级联累加数据输出；滤波模块输出的级联存储器使能、级联累加器赋值和级联累加数据信息通过累加器模块进行累加操作后输出。

进一步的，m的取值满足：l*m＝N，其中，l为每个滤波器单元所包含的抽头个数；N为所述半并行滤波器的抽头总数。

所述的滤波器单元包括数据存储单元，抽头系数存储单元，滤波乘累加单元和延时电路；数据存储单元接收级联存储器地址、级联存储器使能和级联数据输入信号，其输出信号经延时电路延时后作为下级滤波器单元的级联数据输入；抽头系数存储单元接收级联存储器地址和级联存储器使能信号，其输出信号与数据存储单元的输出信号以及级联累加数据输入信号一起经滤波乘累加单元执行乘累加操作后，作为下级滤波器单元的级联累加数据输入；延时电路将级联存储器地址、级联存储器使能和级联累加器赋值信号延时后输入下级滤波器单元。

所述的数据存储单元包含一个选择器和一个数据随机存储器。所述的选择器的数据输入为级联数据输入和数据随机存储器的输出；选择条件为级联存储器地址是否为0；当级联存储地址为0时，选择器输出为级联数据输入；当级联存储器地址不为0时，选择器输出为数据随机存储器输出。所述数据随机存储器为一随机访问存储器，在级联存储器使能信号的控制下，先将级联存储器地址对应的存储器的存储内容输出，然后将选择器的输出输入到级联存储器地址对应的存储器。

所述抽头系数存储单元为一数据只读存储器，该存储器在级联存储器使能信号的控制下，将级联存储器地址对应的存储器地址的内容输出。

所述滤波乘累加单元为一个乘累加器，该乘累加器有三个数据输入口：乘法器输入A，乘法器输入B，累加器输入C，分别对应数据存储单元(210)的输出信号、抽头系数存储单元(220)的输出信号以及级联累加数据输入信号。

所述延时电路分级联信号延时和数据延时。所述级联信号延时包括第一、第二和第三延时器，第一延时器接级联累加器赋值信号，第二延时器接级联存储使能信号，第三延时器接级联存储地址；所述数据延时为第四延时器，接数据随机存储器的输出。

所述的累加器模块为一带使能和赋值使能的累加器。当使能信号为有效时，该累加器对滤波模块的输出进行累加操作；当累加器赋值使能信号为有效时，该累加器将输入数据直接输出。

本发明提供的另一技术方案为一种半并行滤波器实现滤波处理的方法，用以对输入信号x(n)进行数字滤波以产生输出信号y(n)，该方法具体通过以下步骤实现：

1)将滤波器单元中的数据随机存储器初始化为零，第一至第四延时器初始化为零；

2)控制器模块的级联存储器地址初始化为零，级联存储器使能信号初始化为无效信号，级联累加器赋值信号初始化为无效信号；

3)控制器模块的级联存储器地址加1，直到级联存储器地址到达l-1时，级联存储器地址变为0，如此往复，其中，l为每个滤波器单元所包含的抽头个数；级联存储器使能信号在级联存储器地址开始加1时，变为有效，并一直维持有效状态；级联累加器赋值信号在级联存储器地址为0时，级联累加器赋值信号变为有效，级联累加器赋值信号在级联存储器地址不为0时，级联累加器赋值信号变为无效；

4)若输入的级联存储器地址为0，则滤波器单元的选择器选择级联输入数据；否则选择器选择数据随机存储器输出数据；

5)滤波器单元的数据随机存储器在级联存储器使能信号为有效时，先将级联存储器地址对应的存储器位置的内容输出，然后将选择器的输出输入到级联存储器地址对应的存储器位置；

6)数据随机存储器输出的数据和抽头系数存储单元的输出一起输入到滤波乘累加单元的乘法器输入口A和B，滤波乘累加单元完成乘法运算；级联累加数据输入连到滤波乘累加单元的累加器输入口C；乘法运算结果再与级联累加数据完成累加运算，累加运算结果就为级联累加数据输出；

7)级联累加器赋值信号通过第一延时器延时一个时钟周期，级联存储器使能信号通过第二延时器延时一个时钟周期，级联存储器地址通过第三延时器延时一个时钟周期，数据随机存储器的输出数据通过第四延时器延时两个时钟周期就是级联数据输出；

8)每个滤波器单元的级联数据输入接上一级的滤波器单元的级联数据输出；每个滤波器单元的级联存储使能输入接上一级的滤波器单元的级联存储使能输出；每个滤波器单元的级联累加器赋值输入接上一级的滤波器单元的级联累加器赋值输出；每个滤波器单元的级联累加数据输入接上一级的级联累加数据输出；第一级滤波器单元的级联累加数据输入永远为0；

9)累加器模块的级联累加数据输入、级联存储器使能输入和级联累加器赋值输入分别接最后一级滤波器单元的级联累加数据输出、级联存储器使能输出和级联累加器赋值输出；累加器模块在级联累加器赋值为1时，直接输出累加器输入数据；赋值为0时，对级联累加数据进行累加操作，级联累加器赋值信号为有效的最后一个数据为数子滤波输出结果 $y\left(n\right)=\underset{t=0}{\overset{m-1}{\mathrm{\Σ}}}\underset{k=0}{\overset{l-1}{\mathrm{\Σ}}}{C}_{k,t}{x}_{k,t}(n-k).$

本发明由于采用了上述的技术方案，使之与现有技术相比，具有以下的优点和积极效果：

1.利用半并行滤波器结构的特点，实现了l个数据和抽头系数共享一个乘累加器，从而极大地减少了乘累加器的使用数量；

2.通过引入一个选择器，使用一个具有先读后写功能的随机存储器，实现了滤波器的数据移位操作；

3.通过增加一个2时钟周期延时器，协调了滤波器单元间的数据移位。

附图说明

本发明的半并行滤波器的具体结构及其实现方法由以下的实施例及附图给出。

图1为本发明的半并行滤波器的结构示意图；

图2为本发明的半并行滤波器滤波单元结构示意图；

图3为本发明的半并行滤波器实现方法的流程图。

具体实施方式

以下将对本发明的半并行滤波器及其实现方法作进一步的详细描述。

本发明的半并行滤波器是基于Xilinx公司的XC2V6000芯片实现的，该芯片具有一系列可编程模块，通过对这些可编程模块进行编程配置，从而形成本发明中的控制器模块，滤波模块和累加器模块。

半并行滤波器装置的结构及各模块的连接方式如图1所示。该装置共有三个部分组成：控制器模块100，滤波模块200和累加器模块300；其中，滤波模块200进一步包括m个滤波器单元。控制器模块100接收数据输入信号后产生的级联数据，级联存储器地址，级联存储器使能信号输入到第一级滤波器单元；滤波模块200输出的级联累加数据和级联累加器赋值输入到累加器模块300。

如图2所示，本发明中的半并行滤波器结构实现了l个数据和抽头系数共享一个乘累加器；滤波器单元由数据存储单元210，抽头系数存储单元220，滤波乘累加单元230，延时电路240四部分组成。

数据存储单元210由一个选择器211和一个数据随机存储器212组成。选择器211的数据输入为级联新数据和数据随机存储器212输出(旧数据)，并根据级联存储器地址是否为0给出相应的选择控制信号；当级联存储地址为0时，选择器211输出为级联新数据；当级联存储器地址不为0时，选择器211输出为数据随机存储器212输出。

数据随机存储器212为一随机访问存储器，该存储器在存储器使能信号的控制下，先将级联存储器地址对应的存储器位置的内容输出，然后将选择器211的输出输入到级联存储器地址对应的存储器位置。

延时电路240由两部分组成，分别是级联信号延时器(由延时器1～3组成)和数据延时器(延时器4)；级联信号延时器243、242、241对级联存储器地址，级联存储器使能信号和级联累加器赋值信号都延时一个时钟周期，数据延时器244则将数据随机存储器212的输出延时两个时钟周期。

抽头系数存储单元220为一数据只读存储器，该存储器在存储器使能信号的控制下，将级联存储器地址对应的存储器位置的内容输出。

滤波乘累加单元230为一个乘累加器，该乘累加器有三个输入数据口：乘法器输入A，用于接收数据随机存储器212输出；乘法器输入B，用于接收抽头系数存储单元220输出的抽头系数；累加器输入C，用于接收级联累加数据输入；乘法器输入A和乘法器输入B的数据相乘的结果，与累加器输入C相加，就得到了滤波乘累加单元230的输出，即级联累加数据输出。

累加器模块300为一带使能和赋值使能的累加器，当累加器使能信号为有效时，该累加器对滤波模块200的输出进行累加操作；当累加器赋值使能信号为有效时，该累加器将输入数据直接输出。

如图3所示，采用上述半并行滤波器进行滤波处理的方法通过以下步骤实现：

1)将滤波器单元中的数据随机存储器初始化为零(S1a)，延时器初始化为零(S1b)；

2)控制器模块的级联存储器地址初始化为零(S2a)，级联存储器使能信号初始化为0(S2b)，级联累加器赋值信号初始化为0(S2c)；

3)控制器模块的级联存储器地址加1，直到级联存储器地址到达(l-1)时，级联存储器地址变为0，如此往复(S3a)；级联存储器使能信号在级联存储器地址开始加1时，变为1，并一直维持1(S3b)；级联累加器赋值信号在级联存储器地址为0时，级联累加器赋值信号变为1，级联累加器赋值信号在级联存储器地址不为0时，级联累加器赋值信号变为0(S3c)；

4)若输入的级联存储器地址为0，则滤波器单元的选择器选择级联输入数据；否则选择器选择数据随机存储器输出数据(S4)；

5)滤波器单元的数据随机存储器在存储器使能信号为1时，先将级联存储器地址对应的存储器位置的内容输出，然后将选择器的输出输入到级联存储器地址对应的存储器位置(S5)；

6)数据随机存储器输出的数据和抽头系数存储单元的输出一起输入到滤波乘累加单元的乘法器输入口A和B，乘累加器完成乘法运算；级联累加数据输入连到滤波乘累加单元的累加输入口C；乘法运算结果再与级联累加数据完成累加运算，累加运算结果就为级联累加数据输出(S6)；

7)级联存储器使能信号通过延时器3延时一个时钟周期，级联存储地址通过延时器2延时一个时钟周期，级联累加器赋值信号通过延时器1延时一个时钟周期，数据随机存储器的输出数据通过延时器4延时两个时钟周期就是级联数据输出(S7)；

8)每个滤波器单元的级联数据输入接上一级滤波器单元的级联数据输出；每个滤波器单元的级联存储使能输入接上一级滤波器单元的级联存储使能输出；每个滤波器单元的级联累加器赋值输入接上一级滤波器单元的级联累加器赋值输出；每个滤波器单元的级联累加数据输入接上一级滤波器单元的级联累加数据输出(S8)；第一级滤波器单元的级联累加数据输入永远为0；

9)累加器模块的级联累加数据输入接最后一级滤波器单元的级联累加数据输出；累加器模块的级联存储器使能输入接最后一级滤波器单元的级联存储器使能输出；累加器模块的级联累加器赋值输入接最后一级滤波器单元的级联累加器赋值输出；累加器模块在级联累加器赋值为1时，直接输出累加器输入数据；在级联累加器赋值为0时，对级联累加数据进行累加操作(S9a)；级联累加器赋值信号为有效(即为1)的最后一个数据为数据滤波输出结果(S9b)；从而完成数滤波运算，即实现 $y\left(n\right)=\underset{t=0}{\overset{m-1}{\mathrm{\Σ}}}\underset{k=0}{\overset{l-1}{\mathrm{\Σ}}}{C}_{k,t}{x}_{k,t}(n-k).$

综上所述，采用本发明的半并行滤波器及其实现方法，通过采用乘累加的复用，可以大大降低使用资源，控制方式相对简单。

Claims (11)

1、一种半并行滤波器，用以对级联数据输入信号进行数字滤波以产生输出信号，其特征在于：所述的滤波器包括控制器模块(100)，滤波模块(200)和累加器模块(300)；其中所述的滤波模块(200)由m个滤波器单元相互级联而成；数据输入信号经由控制器模块(100)输出的级联数据、级联存储器地址、级联存储器使能、级联累加器赋值以及级联累加数据信号输入到滤波模块(200)的第一级滤波器单元；每个滤波器单元的级联数据输入、级联存储器使能输入、级联累加器赋值输入以及级联累加数据输入分别接上一级滤波器单元的级联数据输出、级联存储器使能输出、级联累加器赋值输出以及级联累加数据输出；滤波模块(200)输出的级联存储器使能、级联累加器赋值和级联累加数据信号通过累加器模块(300)进行累加操作后输出。

2、如权利要求1所述的半并行滤波器，其特征在于：m的取值满足：

l*m＝N，

其中，l为每个滤波器单元所包含的抽头个数；N为所述半并行滤波器的抽头总数。

3、如权利要求1所述的半并行滤波器，其特征在于：所述的滤波器单元包括数据存储单元(210)，抽头系数存储单元(220)，滤波乘累加单元(230)和延时电路(240)；数据存储单元(210)接收级联存储器地址、级联存储器使能和级联数据输入信号，其输出信号经延时电路(240)延时后作为下级滤波器单元的级联数据输入；抽头系数存储单元(220)接收级联存储器地址和级联存储器使能信号，其输出信号与数据存储单元(210)的输出信号以及级联累加数据输入信号一起经滤波乘累加单元(230)执行乘累加操作后，作为下级滤波器单元的级联累加数据输入；延时电路(240)将级联存储器地址、级联存储器使能和级联累加器赋值信号延时后输入下级滤波器单元。

4、如权利要求3所述的半并行滤波器，其特征在于：所述的数据存储单元(210)包含一个选择器(211)和一个数据随机存储器(212)；所述选择器(211)的数据输入为级联数据输入和数据随机存储器(212)的输出；选择条件为级联存储器地址是否为0；当级联存储器地址为0时，选择器(211)输出为级联数据输入；当级联存储器地址不为0时，选择器(211)输出为数据随机存储器输出。

5、如权利要求4所述的半并行滤波器，其特征在于：所述数据随机存储器(212)为一随机访问存储器，在级联存储器使能信号的控制下，先将级联存储器地址对应的存储器的存储内容输出，然后将选择器(211)的输出输入到级联存储器地址对应的存储器。

6、如权利要求3所述的半并行滤波器，其特征在于：所述抽头系数存储单元(220)为一数据只读存储器，该存储器在级联存储器使能信号的控制下，将级联存储器地址对应的存储器地址的内容输出。

7、如权利要求3所述的半并行滤波器，其特征在于：所述滤波乘累加单元(230)为一个乘累加器，该乘累加器有三个数据输入口：乘法器输入A、乘法器输入B、累加器输入C，分别对应数据存储单元(210)的输出信号、抽头系数存储单元(220)的输出信号以及级联累加数据输入信号。

8、如权利要求3所述的半并行滤波器，其特征在于：所述延时电路(240)包括作为信号延时的第一、第二和第三延时器(241、242和243)，以及作为数据延时的第四延时器(244)；第一延时器(241)接级联累加器赋值信号，第二延时器(242)接级联存储器使能信号，第三延时器(243)接级联存储器地址信号；第四延时器(244)接数据存储单元(210)的输出。

9、如权利要求1所述的半并行滤波器，其特征在于：所述的累加器模块(300)为一带使能和赋值使能的累加器。

10、如权利要求9所述的半并行滤波器，其特征在于：所述的累加器模块(300)，当使能信号为有效时，该累加器对滤波模块(200)的输出进行累加操作；当累加器赋值使能信号为有效时，该累加器将输入数据直接输出。

11、一种采用如权利要求3所述的半并行滤波器实现滤波处理的方法，用以对输入信号x(n)进行数字滤波以产生输出信号y(n)，其特征在于，该方法通过以下步骤实现：

(1)将滤波器单元中的数据随机存储器(212)初始化为零，第一至第四延时器(241～244)初始化为零；

(2)控制器模块(100)的级联存储器地址初始化为零，级联存储器使能信号初始化为无效信号，级联累加器赋值信号初始化为无效信号；

(3)控制器模块(100)的级联存储器地址加1，直到级联存储器地址到达l-1时，级联存储器地址变为0，如此往复，其中，l为每个滤波器单元所包含的抽头个数；级联存储器使能信号在级联存储器地址开始加1时，变为有效，并一直维持有效状态；级联累加器赋值信号在级联存储器地址为0时变为有效，级联累加器赋值信号在级联存储器地址不为0时变为无效；

(4)若输入的级联存储器地址为0，则滤波器单元的选择器(211)选择级联输入数据；否则选择器(211)选择数据随机存储器输出数据；

(5)滤波器单元的数据随机存储器(212)在级联存储器使能信号为有效时，先将级联存储器地址对应的存储器位置的内容输出，然后将选择器(211)的输出输入到级联存储器地址对应的存储器位置；

(6)数据随机存储器(212)输出的数据和抽头系数存储单元(220)的输出一起输入到滤波乘累加单元(230)的乘法器输入口A和B，滤波乘累加单元(230)完成乘法运算；级联累加数据输入连到滤波乘累加单元(230)的累加器输入口C；乘法运算结果再与级联累加数据完成累加运算，累加运算结果就为级联累加数据输出；

(7)级联累加器赋值信号通过第一延时器(241)延时一个时钟周期，级联存储器使能信号通过第二延时器(242)延时一个时钟周期，级联存储器地址信号通过第三延时器(243)延时一个时钟周期，数据随机存储器的输出数据通过第四延时器(244)延时两个时钟周期就是级联数据输出；

(8)每个滤波器单元的级联数据输入接上一级滤波器单元的级联数据输出；每个滤波器单元的级联存储器使能输入接上一级滤波器单元的级联存储器使能输出；每个滤波器单元的级联累加器赋值输入接上一级滤波器单元的级联累加器赋值输出；每个滤波器单元的级联累加数据输入接上一级滤波器单元的级联累加数据输出；第一级滤波器单元的级联累加数据输入永远为0；

(9)累加器模块(300)的级联累加数据输入接最后一级滤波器单元的级联累加数据输出；累加器模块(300)的级联存储器使能输入接最后一级滤波器单元的级联存储器使能输出；累加器模块(300)的级联累加器赋值输入接最后一级滤波器单元的级联累加器赋值输出；累加器模块(300)在级联累加器赋值为1时，直接输出累加器输入数据；累加器模块(300)在级联累加器赋值为0时，对级联累加数据进行累加操作，级联累加器赋值信号为有效的最后一个数据为数字滤波输出结果 $y\left(n\right)=\underset{t=0}{\overset{m-1}{\mathrm{\Σ}}}\underset{k=0}{\overset{l-1}{\mathrm{\Σ}}}{C}_{k,t}{x}_{k,t}(n-k).$

Images