CN104579240B - 一种基于fpga的可配置系数的滤波器、电子设备及滤波方法 - Google Patents
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Abstract
本发明涉及一种基于FPGA的可配置系数的滤波器，连接至外部MCU，通过外部MCU更新滤波器系数，所述滤波器包括：控制逻辑，具有系数读取地址线和数据读写地址线；并行排列的多个系数存储器，用于存储滤波系数，每个系数存储器中的滤波系数彼此串行排列，多个系数存储器中的滤波系数首尾相接，系数存储器耦合至控制逻辑和外部MCU，并和外部MCU形成滤波器系数更新通道，滤波器系数更新通道中有更新系数地址线；多个采样数据存储器；多个系数存储器中的每个和多个采样数据存储器中的每个耦合至多个乘法器的每个，多个乘法器连接至累加器，在控制逻辑的控制下，滤波运算结果经触发器输出。本发明提高了滤波器的处理速度。
Description
技术领域
本发明涉及FPGA，具体涉及到一种基于FPGA的可配置系数的滤波器、电子设备及滤波方法。
背景技术
FPGA（Field－Programmable Gate Array，即现场可编程门阵列），它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA有着规整的内部逻辑阵列和丰富的连线资源，特别适合于数字信号处理任务，相对于串行运算为主导的通用DSP芯片来说，其并行性和可扩展性更好，利用FPGA乘累加的快速算法，可以设计出高速的FIR数字滤波器。
主流的FPGA仍是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块，甚至包含软核及硬核的处理器。
FIR(Finite Impulse Response，有限长单位冲激响应滤波器)滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而滤波器是稳定的系统。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。
带有常系数的FIR滤波器是一种线性时间不变数字滤波器。N阶或者长度为N的FIR滤波器输出对应于输入时间序列x[n]的关系由一种有限卷积和的形势给出，具体形式如下：
其中，从f[0]≠0一直到f[N-1]≠0均是滤波器的N个系数，同时它们也对应于FIR的脉冲响应。对于阶线性时间不变系统可以将上式表示成z域内的形式：
Y[z]＝F(z)X(z)
其中F(z)是FIR的传递函数，其z域内的形式如下：
图1为现有技术中N阶线性时不变FIR滤波器结构图。FIR滤波器由一个“抽头延迟线”加法器和乘法器的集合构成。每个乘法器提供的其中一个操作数就是一个FIR系数，通常也可以称作“抽头权重”，也可以将FIR滤波器成为“横向滤波器”，表示它的“抽头延迟线”结构。
图1中的直接形式的FIR滤波器在1个周期内可以完成1次滤波，运行速度快，但要占用大量的乘法器和加法器，特别对于滤波阶数高的滤波器，其资源占用较多，对于N阶的滤波器，其需要N个乘法器来实现。通常考虑到滤波器系数的对称性，先对输入值进行加法运算，再进行乘法运算，最后累加输出，以此来减少乘法器的个数。对于要求较高的FIR滤波器阶数可能会很高，通常FPGA芯片内部的乘法器及逻辑单元无法满足直接形式FIR滤波器所需的逻辑资源。常常会采用串行结构的FIR滤波器，通过提升系统时钟的主频来复用乘法累加单元。图2为现有技术中串行结构的FIR滤波器结构图，串行结构的FIR滤波器结构简单，硬件资源占用少，只需要复用1个乘法器和1个加法器，所以成本较低。但是，图2中的FIR滤波器要经过多个时钟周期才有输出，同时，内部时钟周期还受到乘法器运算速度的影响，所以该结构的FIR滤波器处理速度慢。
随着实际系统中对信号处理复杂度的升高，系统中往往需要大量的信号滤波处理工作，传统的方法中通过针对每一个滤波器独立的配置一个FIR滤波器模块，这对于FPGA系统资源的消耗是非常大的。
发明内容
本发明的目的是提供一种基于FPGA的可配置系数的滤波器、电子设备及滤波方法。
为实现上述目的，本发明提供了一种在系统可配置系数的FIR滤波器和实现方法，不同的滤波器系数可以通过FIR滤波器外部的MCU将实时运算得出的系数、提前计算并压缩存储的系数或经过网络传输得到的系数根据实际系统的需求配置到FIR数字滤波器中。尽可能的利用一致的硬件电路，通过动态配置滤波器系数来改变FIR滤波器的传递函数F(z)，从而满足对不同信号的滤波处理需求。
第一方面，本发明提供了一种基于FPGA的可配置系数的滤波器，连接至外部MCU，通过外部MCU更新滤波器系数，所述滤波器包括：
控制逻辑，具有系数读取地址线和数据读写地址线；
并行排列的多个系数存储器，用于存储滤波系数，每个系数存储器中的滤波系数彼此串行排列，所述多个系数存储器中的滤波系数首尾相接，所述系数存储器耦合至控制逻辑和外部MCU，并和外部MCU形成滤波器系数更新通道，所述滤波器系数更新通道中有更新系数地址线；根据所述更新系数地址线和/或系数读取地址线，进行所述滤波系数的写入和/或读出；
多个采样数据存储器，用于存储采样数据，每个采样数据存储器中的采样数据彼此串行排列，所述多个采样数据存储器中的采样系数首尾相接，根据数据读写地址线，进行所述采样数据的写入或读出；
所述多个系数存储器中的每个和多个采样数据存储器中的每个耦合至多个乘法器的每个，所述多个乘法器连接至累加器，在控制逻辑的控制下，滤波运算结果经触发器输出。
第二方面，本发明提供了一种包括第一方面所述的滤波器以及外部MCU的电子设备。
第三方面，本发明提供了一种基于FPGA的可配置系数的滤波方法，包括：通过外部MCU对滤波系数进行计算；将所述计算后的滤波系数通过系数更新通道的更新系数地址线写入到系数存储器后,通过控制逻辑中的控制系数读取地址线从系数存储器读出；对读出的滤波系数和采样数据做相关函数运算，输出滤波运算结果；其中，预先将采样数据用采样数据存储器进行存储。
本发明解决了传统的结构的FIR滤波器要经过多个时钟周期才有输出、内部时钟周期受到乘法器运算速度的影响，以致FIR滤波器处理速度慢，FPGA系统资源的消耗大的问题，在FPGA系统资源有限的状况下，利用一致的硬件电路，通过动态配置滤波器系数来改变FIR滤波器的传递函数F(z)，从而满足对不同信号的滤波处理需求。
附图说明
图1为现有技术中直接形式的FIR滤波器结构图；
图2为现有技术中串行结构的FIR滤波器结构图；
图3为本发明实施例中串行并行结合的FIR滤波器结构图；
图4为图3中具有系数更新MCU串行FIR滤波器结构图；
图5为本发明实施例中EMIF接口写时序图；
图6为图3中具有系数更新MCU串行并行结合的FIR滤波器结构图；
图7是系数存储器单口模式RAM更新结构图；
图8是系数存储器双口模式RAM更新结构图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
图3为本发明实施例中串行并行结合的FIR滤波器结构图。图中，N阶（长度为N）的FIR滤波器包括多个（例如4个）并行的系数存储器和（多个，例如4个）并行的采样数据存储器，即第一系数存储器、第二系数存储器、第三系数存储器、第四系数存储器和第一采样数据存储器、第二采样数据存储器、第三采样数据存储器、第四采样数据存储器。将N阶系数和N阶采样数据各分段成为N/4长度，依次为第一系数存储器依次存储N/4个串行的系数C0,C-1,C-2……CN/4,第二系数存储器依次存储N/4个串行的系数C(N/4)+1……CN/2，第三系数存储器存储系数C(N/2)+1……C3N/4，第四系数存储器存储系数C（3N/4）+1……Cn，采样数据存储器中，对数据Sk进行采样，第一采样数据存储器依次存储N/4个串行的系数S0,S-1,S-2……SN/4,第二系数存储器依次存储N/4个串行的系数S(N/4)+1……SN/2,第三系数存储器存储系数S(N/2)+1……S3N/4,第四系数存储器存储系数S（3N/4）+1……Sn。在控制逻辑中滤波器系数地址线和采样数据地址读写控制线的控制下，将第一系数存储器至第四系数存储器中的系数并行读出，同时从第一采样数据存储器至第四采样数据存储器中的数据并行读出，将对应的读出结果输入给乘法器进行并行的乘法运算。由于将长度为N的系数及采样数据分成N/4长度进行并行的乘法运算，由4个乘法器对长度为N/4的4段系数和4段采样数据并行的进行运算，将分段计算的结果累加起来输出，和图1相比，对乘法器和加法器的占用较少，降低了硬件资源的使用，和图2相比，多个乘法器并行，并且每一个乘法器处理的运算量减少，这大大提高了滤波器的处理速度。
图4为图3中具有系数更新MCU串行FIR滤波器结构图。图中，具有1个系数存储器和1个采样数据存储器，其中，系数存储器中存储串行的N个系数C0,C-1,C-2……Cn，采样数据存储器中存储串行的N个采样数据S0,S-1,S-2……Sn，利用CME-M5系列CSoC内部MCU配置FIR数字滤波器系数，EMIF（External Memory Interface，即扩展内存接口）是M5的通信总线，EMIF包括23位宽的地址总线memaddr，8位的输入数据总线memdatai，8位输出数据总线memdatao，控制信号memrd、memwr、memack以及时钟信号clkemif，（EMIF中的总线图4都未示出），EMIF接口的时钟，可以用MCU的时钟，也可以用FPGA的时钟,memdatai对MCU来说输入数据总线；memdatao对MCU来说输出数据总线；memrd：MCU发出的读信号；memwr:MCU发出的写信号；memack:存储器反馈给MCU的信号，在MCU进行读时，反馈的信号表示数据有效，在MCU进行写时，反馈的信号标识数据已收到并锁存。
MCU利用EMIF与FIR滤波器相连接，进行滤波系数C0,C-1,C-2……Cn的写入，其中连接的通道即为滤波器系数更新通道。
采样数据存储器用于存储采样数据，按照采样频率将外部采样数据存储到采样数据存储器中，通过控制逻辑中的采样数据读写地址，将采样存储器中的采样数据S0,S-1,S-2……Sn写入或者读出。将采样数据S0,S-1,S-2……Sn连同滤波系数C0,C-1,C-2……Cn一起，输入到乘法器，进行函数运算，运算后的结果输入到加法器，加法器连接至触发器，在控制逻辑的控制下，触发器输出滤波运算结果。
EMIF的各个端口的特点如下，但以下内容仅为方便说明：
| 端口名 | 类型 | 位宽 | 描述 |
| clkemif | 输入 | 1 | Fabric EMIF clock,posedge active |
| memaddr | 输出 | 23 | EMIFAddress，Mss to Fabric |
| memdatai | 输入 | 8 | Read Data,Fabric to Mss |
| memdatao | 输出 | 8 | Write Data,Mss to Fabric |
| memrd | 输出 | 1 | Read Enable,high active |
| memwr | 输出 | 1 | Write Enabe,high active |
| memack | 输入 | 1 | Fabric to MSS operation acknowledge |
图5是EMIF接口写时序图。图5中，EMIF接口写时序时，MCU先给出地址和数据，在数据有效的时候，发出memwr写指令，存储器在收到数据锁存时，把memack脉冲也送出。Memack都需要至少比memwr或memrd晚，不能跟memwr或memrd同时有效。控制信号memrd、memwr和memack位于clkemif域中，在clkemif上升沿产生。滤波器系数更新通道按照写时序，依次将系数C0,C-1,C-2……Cn通过系数更新通道中的系数存储器地址端口，串行写入到系数存储器，同时，采样数据Sk在控制逻辑中采样数据地址读写控制下，将采样数据S0,S-1,S-2……Sn写入到采样数据存储器。
图6为本发明实施例中中具有系数更新MCU串行及并行结构的FIR滤波器结构图。图中，滤波器系数更新通道中，EMIF接口连接到并行的第一系数存储器-第四系数存储器，进行第一系数存储器至第四系数存储器中的滤波系数的更新。在控制逻辑中滤波器系数地址线和采样数据地址读写控制线的控制下，将第一系数存储器-第四系数存储器中的系数并行读出，同时从第一采样数据存储器-第四采样数据存储器中的数据并行读出，将第一系数存储器和第一采样数据存储器……第四系数存储器和第四采样数据存储器对应的读出，将结果并行输入给乘法器进行并行的乘法运算。
其中，由系数存储器、采样数据存储器和控制逻辑构成FIR数字滤波器，该基于FPGA的可配置系数的滤波器以及外部MCU构成一种电子设备。该硬件电路通过动态配置滤波器系数，改变FIR滤波器的传递函数，并且其中的多个系数存储器和对应的采样数据存储器可以并行的进行乘累加计算，大大提升了信号处理的速度，降低了硬件资源的使用。
需要说明的是，图4和图6是分别是图3的串行和串行并行下的实施例，两者通过MCU配置FIR滤波器系数，大大提升了滤波器的运算速度，而且实现了动态更新FIR滤波器系数来改变滤波器特性。
图7是系数存储器的单口模式RAM更新结构图。系数存储器为单口模式的RAM，控制逻辑中的控制系数读取地址线和系数更新通道中的更新系数地址线通过多路选择器连接至系数存储器的系数存储器地址端口，系数存储器以时分复用方式进行滤波系数的读出或写入。
以1个系数存储器和1个采样数据存储器（即系数存储器和采样数据存储器为串行FIR滤波器）为例，滤波器中的系数C0,C-1,C-2……Cn,通过滤波器系数更新通道连接的FPGA计算出来，并按照EMIF的写时序，通过EMIF接口将系数C0,C-1,C-2……Cn输入到系数存储器写端口，系数C0,C-1,C-2……Cn的读取由控制逻辑中的控制系数读取地址线控制，更新系数地址线和控制逻辑中系数读取地址线连接至多路选择器，通过选通多路选择器，进行系数C0,C-1,C-2……Cn的写入和读出。当多路选择器被更新系数地址线控制时，外部的MCU将系数C0,C-1,C-2……Cn通过系数存储器写端口串行写入系数存储器；当多路选择器被控制逻辑中的系数读取地址线选通时，通过系数存储器读端口，将系数C0,C-1,C-2……Cn串行读出。通过多路选择器，将FIR滤波器控制系数读取地址线与MCU更新系数的地址线分时复用，正常工作时系数存储器的地址线由FIR滤波器的控制逻辑使用，在进行系数更新时切换为MCU来控制存储器的地址。
图8是系数存储器双口模式RAM更新结构图。以1个系数存储器和1个采样数据存储器时（即系数存储器和采样数据存储器为串行FIR滤波器）为例，滤波器中的系数C0,C-1,C-2……Cn,通过滤波器系数更新通道连接的FPGA计算出来，并按照EMIF的写时序，通过EMIF接口将系数C0,C-1,C-2……Cn写入到系数存储器写端口，系数存储器双口RAM拥有两套数据地址端口，MCU可以直接利用双口RAM的一套数据地址端口进行系数C0,C-1,C-2……Cn的更新（写入），另外一套数据地址端口进行系数C0,C-1,C-2……Cn的读取，具有双口模式时，不需要进行地址的复用控制。
图7和图8中，两种模式数据存储器的系数更新完成以后即可以进行正常的FIR滤波运算处理，当系统需要针对不同的信号进行滤波处理时，可以分别针对不同的信号处理配置不同的系数进行滤波。
图7和图8中系数存储器的单口模式和双口模式同样也适用于图4中的串行并行结合的FIR滤波器。
综上，本发明在FPGA系统资源有限的状况下，利用一致的硬件电路，通过动态配置滤波器系数来改变FIR滤波器的传递函数F(z)，并行的进行相关函数运算，从而满足对不同信号的滤波处理需求，大大提升了滤波器的处理速度。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种基于FPGA的可配置系数的滤波器，其特征在于，连接至外部MCU，通过外部MCU更新滤波器系数，所述滤波器包括：
控制逻辑模块，具有系数读取地址线和数据读写地址线；
并行排列的多个系数存储器，用于存储滤波系数，每个系数存储器中的滤波系数彼此串行排列，所述多个系数存储器中的滤波系数首尾相接，所述系数存储器耦合至控制逻辑模块和外部MCU，并和外部MCU形成滤波器系数更新通道，所述滤波器系数更新通道中有更新系数地址线；根据所述更新系数地址线和/或系数读取地址线，进行所述滤波系数的写入和/或读出；
多个采样数据存储器，用于存储采样数据，每个采样数据存储器中的采样数据彼此串行排列，所述多个采样数据存储器中的采样系数首尾相接，根据数据读写地址线，进行所述采样数据的写入或读出；
所述多个系数存储器中的每个和多个采样数据存储器中的每个耦合至多个乘法器的每个，所述多个乘法器连接至累加器，在控制逻辑模块的控制下，滤波运算结果经触发器输出。
2.如权利要求1所述的基于FPGA的可配置系数的滤波器，其特征在于，所述外部MCU经扩展内存接口EMIF与所述多个系数存储器相连接。
3.如权利要求1所述的基于FPGA的可配置系数的滤波器，其特征在于，所述系数存储器为单口模式，控制逻辑模块中的数据读写地址线和系数更新通道中的更新系数地址线通过多路选择器连接至系数存储器的系数存储器地址端口，所述系数存储器以时分复用方式进行滤波系数的读出或写入。
4.如权利要求1所述的基于FPGA的可配置系数的滤波器，其特征在于，所述系数存储器为双口模式时，控制逻辑模块中的数据读写地址线和滤波器系数更新通道中的更新系数的地址线连接至系数存储器地址端口，所述系数存储器同时进行滤波系数的读出和写入。
5.如权利要求1-4之一所述的基于FPGA的可配置系数的滤波器，其特征在于，所述滤波器是FIR滤波器。
6.一种电子设备，包括如权利要求1所述的基于FPGA的可配置系数的滤波器以及外部MCU。
7.一种基于FPGA的可配置系数的滤波方法，应用于如权利要求1所述的基于FPGA的可配置系数的滤波器，所述滤波器包括：控制逻辑模块、并行排列的多个系数存储器和多个采样数据存储器；其特征在于，所述方法包括：
通过外部MCU对滤波系数进行计算；
将所述计算后的滤波系数通过系数更新通道的更新系数地址线写入到系数存储器后,通过控制逻辑模块中的控制系数读取地址线从系数存储器读出；
对读出的滤波系数和采样数据做相关函数运算，输出滤波运算结果；其中，预先将采样数据用采样数据存储器进行存储。
8.如权利要求7所述的基于FPGA的可配置系数的滤波方法，其特征在于，所述将所述计算后的滤波系数通过系数更新通道的更新系数地址线和控制逻辑模块中的控制系数读取地址线从系数存储器写入和/或读出包括：当系数存储器为单口模式时，通过选通滤波器系数更新通道中的更新系数地址线，将所述滤波系数写入到系数存储器，并通过选通控制逻辑模块中的控制系数读取地址线对写入的滤波系数进行读出的步骤。
9.如权利要求7所述的基于FPGA的可配置系数的滤波方法，其特征在于，所述方法包括：系数存储器为双口模式。
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Effective date of registration: 20180601 Granted publication date: 20171201 |
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| PP01 | Preservation of patent right | ||
| PD01 | Discharge of preservation of patent |
Date of cancellation: 20210601 Granted publication date: 20171201 |
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| PD01 | Discharge of preservation of patent |