CN116470881B - 多模式多通道异步采样的iir数字滤波器 - Google Patents

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Abstract

本发明属于电变量控制技术领域，涉及多模式多通道异步采样的IIR数字滤波器，IIR数字滤波器包括电性连接的上位机、MCU、FPGA和ADC模数转换器，FPGA包含若干个电性连接的计算单元，计算单元内包含电性连接的时序同步的触发器、系数为Ak的二元乘法器和加/减法器；上级触发器输出端与下级触发器输入端相连，上级加/减法器输出端与下级加/减法器输入端相连。多模式多通道异步采样的IIR数字滤波器的控制方法，MCU计算出IIR数字滤波器阶数和归一化频率及IIR数字滤波器系数，FPGA对来自ADC的数据流进行同步延时和滤波计算。本发明灵活性较高，可以实现多路不同参数的IIR数字滤波器同时工作。

Description

多模式多通道异步采样的IIR数字滤波器
技术领域
本发明属于电变量控制技术领域，具体涉及一种多模式多通道异步采样的IIR（Infinite Impulse Response，无限冲激响应）数字滤波器。
背景技术
IIR数字滤波器的载体芯片主要有MCU（Micro-Controller Unit，微控制单元）或者FPGA（Field Programmable Gate Array，现场可编程逻辑门阵列）两种，基于MCU的IIR数字滤波器具有可支持多种模式的滤波器设计的优点，但由于MCU的任务是单线程的，且受限于工作频率，使得MCU无法胜任多通道采样和高速采样的应用。
基于FPGA的IIR数字滤波器可以支持多通道异步采样和高速采样的应用，但受限于其进行复杂浮点计算的能力较弱，需要提前将IIR数字滤波器的参数以及阶数输入至FPGA中，导致其只能满足预设的滤波能力，难以实现多种模式的自由切换。另外，相比于MCU，FPGA在高速、多路、异步ADC的驱动上更具有优势，但是，基于FPGA的IIR数字滤波器参数难以根据用户的需求做出实时改变，并且，受限于FPGA的内部资源，基于FPGA的IIR数字滤波器的阶数不宜过高。
发明内容
为了解决上述技术问题，本发明综合了MCU和FPGA在数字滤波方面的优势，提出了一种可以实现多种模式自由切换，能够满足多通道异步、高速采样的IIR数字滤波器。本发明所采用的技术方案如下：
多模式多通道异步采样的IIR数字滤波器，包括：依次电性连接的上位机、MCU、FPGA和ADC模数转换器，所述的FPGA包含若干个依次电性连接的计算单元，计算单元内包含依次电性连接的时序同步的触发器、系数为Ak的二元乘法器和加/减法器，k=0,1,2,…，Ak∈[-∞，+∞]，Ak的值为负数时加/减法器表征为减法器，Ak的值为非负数时加/减法器表征为加法器；ADC模数转换器输出的数字量输入首级计算单元的触发器输入端和加/减法器输入端，上级触发器输出端与下级触发器输入端相连，上级加/减法器输出端与下级加/减法器输入端相连，末级计算单元的加/减法器输出端经系数为1/A0的乘法计算后输出最终的滤波结果。
多模式多通道异步采样的IIR数字滤波器的控制方法，应用前述的多模式多通道异步采样的IIR数字滤波器，包括以下步骤：
步骤1、用户通过上位机向MCU下发IIR数字滤波器目标参数；
步骤2、MCU接收到IIR数字滤波器目标参数后，根据IIR数字滤波器类型和IIR数字滤波器通带纹波要求选择计算模型，基于选定的计算模型计算出满足设计目标的IIR数字滤波器阶数和归一化频率，生成IIR数字滤波器的传递函数，MCU再根据FPGA所驱动的ADC模数转换器的ADC采样率和预设的传递函数离散化差分方法，将IIR数字滤波器传递函数离散化计算出IIR数字滤波器系数，MCU将IIR数字滤波器系数和IIR数字滤波器阶数发送给FPGA，FPGA根据接收到的IIR数字滤波器系数和IIR数字滤波器阶数，对来自ADC模数转换器的数据流进行同步延时和滤波计算。
优选的，IIR数字滤波器目标参数包括：通带边界频率，阻带边界频率，通带最大衰减，阻带最小衰减，IIR数字滤波器类型，IIR数字滤波器通带纹波要求，传递函数离散化差分方法。
本发明的优点：
1. IIR数字滤波器的灵活性较高，可以由最终用户根据需求设置IIR数字滤波器的类型和参数，可以实现多路不同参数的IIR数字滤波器同时工作；
2. 降低了FPGA对IIR数字滤波器的资源占用，方便FPGA对多通道的ADC数据流进行采样滤波；
3. FPGA内部资源模块化配置，节省资源，提高应用灵活性。
附图说明
图1是本发明实施例的IIR数字滤波器的硬件架构和原理示意图；
图2是本发明实施例的MCU的计算方法流程示意图；
图3是本发明实施例的FPGA的计算方法流程示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。
如图1所示，是本发明实施例的IIR数字滤波器的硬件架构和原理示意图。一种多模式多通道异步采样的IIR数字滤波器，包括：依次电性连接的上位机、MCU、FPGA和高速ADC模数转换器，不需要特殊电路配合。所述的FPGA包含若干个依次电性连接的计算单元，计算单元内包含依次电性连接的时序同步的触发器、系数为Ak的二元乘法器和加/减法器；ADC模数转换器输出的数字量输入首级计算单元的触发器输入端和加/减法器输入端，上级触发器输出端与下级触发器输入端相连，上级加/减法器输出端与下级加/减法器输入端相连，末级计算单元的加/减法器输出端经系数为1/A0的乘法计算后输出最终的滤波结果。
如图2所示，是本发明实施例的MCU的计算方法流程示意图。一种多模式多通道异步采样的IIR数字滤波器的控制方法，包括以下步骤：
步骤1、用户通过上位机向MCU下发IIR数字滤波器目标参数（即滤波器设计指标），IIR数字滤波器目标参数包括：通带边界频率wp（单位：Hz）、阻带边界频率ws（单位：Hz）、通带最大衰减Rp（单位：dB）、阻带最小衰减Rs（单位：dB）、IIR数字滤波器类型（低通、高通、带通、带阻）、IIR数字滤波器通带纹波要求（Butterworth型、Chebyshev型等）和传递函数离散化差分方法（前向欧拉法、后向欧拉法、双线性变化法等）。滤波器类型和离散化差分方法较多，未全部列举。
上位机通过SPI（Serial Peripheral Interface，串行外设接口）、UART（Universal Asynchronous Receiver/Transmitter，通用异步收发器）、IIC（Inter-Integrated Circuit，集成电路总线）或者以太网等通讯接口和方式向MCU下发IIR数字滤波器目标参数，键盘或触摸屏均可作为上位机的输入设备。
步骤2、MCU接收到IIR数字滤波器目标参数后，根据IIR数字滤波器类型和IIR数字滤波器通带纹波要求选择计算模型，基于选定的计算模型计算出满足设计目标的IIR数字滤波器所需阶数和归一化频率Wc，进一步生成IIR数字滤波器传递函数，MCU再根据FPGA所驱动的高速ADC模数转换器的ADC采样率和预设的传递函数离散化差分方法，将IIR数字滤波器传递函数离散化计算出IIR数字滤波器系数，MCU将IIR数字滤波器系数和IIR数字滤波器所需阶数发送给FPGA，FPGA根据接收到的IIR数字滤波器系数和IIR数字滤波器所需阶数，对来自ADC模数转换器的数据流进行同步延时和滤波计算。
本发明实施例中，下面以设计一种通带边界频率为5kHz，通带最大衰减为1dB，阻带边界频率为12kHz，阻带最小衰减频率为30dB，ADC采样频率为10kHz的低通Butterworth型IIR数字滤波器为例，详细阐述本发明的实施方法。
S1.计算IIR数字滤波器所需阶数。
低通Butterworth型IIR数字滤波器的所需阶数N满足以下公式：
。
为了满足IIR数字滤波器性能，还需对N进行向上取整计算。将预设参数（即步骤1中的IIR数字滤波器的目标参数）代入以上公式后，解得IIR数字滤波器的最小阶数为5。
S2.计算IIR数字滤波器归一化频率Wc。
低通Butterworth型IIR数字滤波器的归一化频率Wc满足以下公式：
。
将预设参数（即步骤1中的IIR数字滤波器的目标参数）代入以上公式后，解得IIR数字滤波器的归一化频率为37792rad/s。
S3.计算IIR数字滤波器传递函数。
在s平面的单位圆上，由2N个极点在角度上呈等分割配置，且极点不会出现在虚轴上，设s函数第二象限内（不包含实轴和虚轴）的极点个数为k，则第二象限内的极点sp符合如下公式：
。
式中i为虚数单位，再由极点的对称性，可得在第三象限的极点坐标，如滤波器阶数为奇数，还需考虑在实轴上的极点，即spN = -1的情况。这里的s平面和s函数均指复频域的算子（拉普拉斯算子），参照时域下t的意义。
设Uo(s)为滤波器系统在复频域下的输出，Ui(s)为滤波器系统在复频域下的输入，综上，可以求得符合设计要求的数字滤波器的传递函数如下：
。
S4.传递函数离散化。
将s域的传递函数转换为z域（圆频域，z为圆频域下算子），常用的过渡函数有：一阶前向欧拉差分法、一阶后向欧拉差分法、双线性变换差分法等，为简化计算，本例使用一阶后向欧拉差分法对步骤S3的传递函数进行离散化。
设Uo(z)为滤波器系统在圆频域下的输出，Ui(s)为滤波器系统在圆频域下的输入，离散化后的传递函数的形式为：
。
A0~A5均为定义域是全体实数的常系数，进一步，上式可以表示为：
。
S5.FPGA算法结构。
如图3所示，是本发明实施例的FPGA的计算方法流程示意图。Bn（n = 1，2，…）为FPGA内部的计算单元，enn为计算单元Bn的使能信号，Bn的使能与否取决于MCU下发的滤波器阶数N，计算单元Bn内包含依次电性连接的一个时序同步的触发器，一个系数为Ak（k =0,1,2,…，Ak∈[-∞，+∞]）的二元乘法器和一个加/减法器。当系数Ak的值为负数时，加/减法器表征为减法器；当系数Ak的值为非负数（正数或者0）时，加/减法器表征为加法器。
对于首级计算单元来说，ADC模数转换器输出的数字量分别输入首级计算单元的触发器输入端和加/减法器输入端；对于中间位置的计算单元来说，Bn中的触发器输出端与Bn+1中的触发器输入端相连，Bn中的加/减法器输出端与Bn+1中的加/减法器输入端相连；对于末级计算单元来说，末级计算单元的加/减法器的输出端经系数为1/A0的乘法计算后输出最终的滤波结果。Ui(n)为离散化后的输入信号，Uo(n)为离散化后的输出信号，Z为z域算子，在z域中，s域的代数方程被离散化，Z-m（m = 1, 2 ,…）模块可以等效为一个时钟同步的触发器（输入信号延迟m个时钟后输出）。
本发明实施例中，未详细描述的技术特征均为现有技术或者常规技术手段，在此不再赘述。
最后需要说明的是：以上实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此。本领域技术人员应该理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。

Claims (2)

1.多模式多通道异步采样的IIR数字滤波器，其特征在于，包括：依次电性连接的上位机、MCU、FPGA和ADC模数转换器，所述的FPGA包含若干个依次电性连接的计算单元，计算单元内包含依次电性连接的时序同步的触发器、系数为Ak的二元乘法器和加/减法器，k=0,1,2,…，Ak∈[-∞，+∞]，Ak的值为负数时加/减法器表征为减法器，Ak的值为非负数时加/减法器表征为加法器；ADC模数转换器输出的数字量输入首级计算单元的触发器输入端和加/减法器输入端，上级触发器输出端与下级触发器输入端相连，上级加/减法器输出端与下级加/减法器输入端相连，末级计算单元的加/减法器输出端经系数为1/A0的乘法计算后输出最终的滤波结果；
所述的多模式多通道异步采样的IIR数字滤波器的控制方法，包括以下步骤：
步骤1、用户通过上位机向MCU下发IIR数字滤波器目标参数；
步骤2、MCU接收到IIR数字滤波器目标参数后，根据IIR数字滤波器类型和IIR数字滤波器通带纹波要求选择计算模型，基于选定的计算模型计算出满足设计目标的IIR数字滤波器阶数和归一化频率，生成IIR数字滤波器的传递函数，MCU再根据FPGA所驱动的ADC模数转换器的ADC采样率和预设的传递函数离散化差分方法，将IIR数字滤波器传递函数离散化计算出IIR数字滤波器系数，MCU将IIR数字滤波器系数和IIR数字滤波器阶数发送给FPGA，FPGA根据接收到的IIR数字滤波器系数和IIR数字滤波器阶数，对来自ADC模数转换器的数据流进行同步延时和滤波计算。
2.根据权利要求1所述的多模式多通道异步采样的IIR数字滤波器，其特征在于，IIR数字滤波器目标参数包括：通带边界频率，阻带边界频率，通带最大衰减，阻带最小衰减，IIR数字滤波器类型，IIR数字滤波器通带纹波要求，传递函数离散化差分方法。
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